^_^已经解决，看来必须用-L参数，对应UI界面的操作则是\simulation，切到library标签，然后add...，上下均可。真是ft啊，为这么一个问题花了一整天
9. 在modelsim里加入Quartus的仿真库。
引用：－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－虽然这是个老话题了，但总会有刚入门的朋友不知道的。我在这里还是讲讲吧！ 为什么要这样做？
1、Quartus不支持Testbench
2、调用了megafunction或者lpm库之类的Altera的函数 3、时序仿真
要在Modelsim下做仿真，总会遇到上面这几个问题，因为需要在Modelsim中加入Quartus的仿真库。Altera公司推荐的具体的做法是： 1．
在Modelsim中，File->Change Directory，将工作目录改变到想要存放仿真库的地方，然后点击OK。将来产 生的一大堆仿真库要用的文件就存放在这里。 2． Design->Create a New Library，建立一个新的库：Altera，点击OK。 3． Compile ..quartusedasim_lib下面的两个文件，220model.v和altera_mf.v，记得编译的时候上面的library一定是Altera。这样三步以后，就完成了在Modelsim中添加Altera的库！
实际中，这样做不方便。我是这样做的。
把220model.v和altera_mf.v拷贝到你要编译的文件所在的文件夹里。先编译这两个文件，等于是把Altera的器件加到了work这个library里。然后再在library下编译你要用的文件就可以了。这样方便些。
－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－上面是引用网上的一段。问问大家是如何添加Quartus的仿真库。
有时候 只加这两个文件(220model.v和altera_mf.v)还不够，还得加各个芯片特有的库
这样做是可以的，但是有些麻烦的是必须将原设计文件中的 LIBRARY altera_mf
USE altera_mf.altera_mf_components.all 改成
USE work.altera_mf_components.all;
如果要在Quartus里面编译，又要改回来，还是比较麻烦的
楼上的是针对vhdl而言的而verilog还是要用楼主的方法
建库后是不需要LIBRARY 和USE的语句
同意这个兄弟说的！我调用了这两个库,前仿真是可以的,但后仿真出错了!真不知道问题出在哪了
10. 在modelsim中添加altera库的问题，急！！！！
我在使用modelsim时，仿真波形中输出总是高阻，但在quartus下仿真却正确，应该是添加altera库到modelsim没成功，能告诉我怎么添加吗？
找到altera_mf.v和220model.v这2个文件然后把他们一起编译一下就可以了
那么时序仿真时候，为什么还是不成功呢？
11. 请教：modelsim不能自动搜寻建立的仿真库！
利用论坛中讲述的方法在modelsim5.7中建立了altera的仿真库alt_lib，已编译了QTII下的八个文件，然后更改了modelsim.ini文件，手动添加了库的映射路径：alt_lib = $MODEL_TECH/../alt_lib。按照帖子的说明，应该这个库就可以当作系统的库来使用了吧？可是如果我要进行仿真，新建一个库work，将我的源文件在work中编译，然后load进行仿真的时候却总是报告:\find the design unit\。这样看来，modelsim在load我的程序时并没有自动到alt_lib模块当中去搜寻，如果真的是这样，创建仿真库就没有多大意义了，是不是还有哪儿需要设置啊？请过来人指教!
修改modelsim.ini的只读属性，编译库要是重启以后还是没有的话，右击你建的库，选edit重新映射
由于本贴已关闭，我在此转述一下网友wisdomgzy的发言：在Altera库的名字上单击右键，选中Edit，把路径指到存放库的地方，然后退出modelsim即可，肯定可以。
12. modelsim做后仿，加库后还是出现问题！／／看到这个地方
modelsim做后仿，创建了library，并编译了相应的库文件到library，也在quartus里生成了.sdo文件和.vho文件，但是就是出现如下错误：
vsim -sdftyp tb_test1s25board_vhd/u0=E:/Stratix_DSPBoard_1S25/simulation/modelsim/test1s25board_vhd.sdo -t 1ps work.tb_test1s25board
# vsim -sdftyp tb_test1s25board_vhd/u0=E:/Stratix_DSPBoard_1S25/simulation/modelsim/test1s25board_vhd.sdo -t 1ps work.tb_test1s25board # Loading C:Modeltech_5.8ewin32pe/../std.standard
# Loading C:Modeltech_5.8ewin32pe/../ieee.std_logic_1164(body) # Loading C:Modeltech_5.8ewin32pe/../ieee.std_logic_arith(body) # Loading C:Modeltech_5.8ewin32pe/../ieee.std_logic_signed(body) # Loading dspbuilder.dspbuilderblock(body) # Loading lpm.lpm_components
# Loading C:Modeltech_5.8ewin32pe/../std.textio(body) # Loading work.tb_test1s25board(tbdspbuilder)
# ** Warning: (vsim-3473) Component 'u0' is not bound.
# Time: 0 ps Iteration: 0 Region: /tb_test1s25board File: e:/stratix_dspboard_1s25/tb_test1s25board.vhd
# ** Error: (vsim-SDF-3250) E:/Stratix_DSPBoard_1S25/simulation/modelsim/test1s25board_vhd.sdo(0): Failed to find INSTANCE 'tb_test1s25board_vhd/u0'.
# Error loading design
还有在加入.sdo文件时，有个apply to region的选项，该如何填啊？
region是指向你的design instance的位置，如果在你的测试程序模块名为test，其中设计的例示名为design那么添 /test/design
对啊，谢谢楼上的回复，但比如我的源程序叫example.vhd；testbench文件是tb_example.vhd；设计的例示名应该在哪里找啊？
我找到了例化名，在testbench中：U0：test1s25board port map....
所以，apply to region应该是/test1s25board/U0吧，但是仿真后还是出现如下错误
# ** Warning: (vsim-3473) Component 'u0' is not bound.
# Time: 0 ps Iteration: 0 Region: /tb_test1s25board File: E:/Stratix_DSPBoard_1S25/tb_test1s25board.vhd
# ** Error: (vsim-SDF-3250) E:/Stratix_DSPBoard_1S25/simulation/modelsim/test1s25board_vhd.sdo(0): Failed to find INSTANCE '/test1s25board/U0'. # Error loading design
在testbench中：U0：test1s25board port map所以，apply to region应该是/U0。
13. 关于MODELSIM添加ALTEARA仿真库问题
根据《Altera FPGS/PLD 设计基础篇》第8章 第三方EDA工具 （260页）第2点所说添加仿真库，三种方法都不成功。
第一种：安装盘及安装目录下都无\第二种：也未见该书有“Altera_sim_lib\压缩文件，却有Altera_lib_files文件夹，但无法导入
第三种：书中所说键接无效，也搜索不到所谓“msmindex.jsp 请问是什么问题，特别想请篇写本书的老师，说明一下
没有问题，我一直就这么用的
可以把QUARTUS中的一个叫ALTERA_MF_COMPONENTS.VHD文件加进去就可以了。
14. 在modelsim进行仿真，编译都通过了就是不能loading，请教是否是因为缺器件库的原因？
用synplify综合后的*.vm文件，在modelsim进行仿真，编译都通过了就是不能loading，请教是否是因为缺器件库的原因？ # vsim testben # Loading work.testben # Loading work.divider
# ** Warning: (vsim-3010) [TSCALE] - Module 'divider' has a `timescale directive in effect, but previous modules do not. # Region: /testben/uut
# ** Error: (vsim-3033) E:/A02 Baseband Test/FPGA Test/test_mod/test.vm(51): Instantiation of 'cyclone_io' failed. The design unit was not found. # Region: /testben/uut # Searched libraries: # work
# ** Error: (vsim-3033) E:/A02 Baseband Test/FPGA Test/test_mod/test.vm(69): Instantiation of 'cyclone_io' failed. The design unit was not found. # Region: /testben/uut # Searched libraries: # work
# ** Error: (vsim-3033) E:/A02 Baseband Test/FPGA Test/test_mod/test.vm(87): Instantiation of 'cyclone_io' failed. The design unit was not found. # Region: /testben/uut # Searched libraries: # work
# ** Error: (vsim-3033) E:/A02 Baseband Test/FPGA Test/test_mod/test.vm(105): Instantiation of 'cyclone_io' failed. The design unit was not found. # Region: /testben/uut # Searched libraries: # work
# ** Error: (vsim-3033) E:/A02 Baseband Test/FPGA Test/test_mod/test.vm(127): Instantiation of 'cyclone_lcell' failed. The design unit was not found.
# Region: /testben/uut # Searched libraries: # work
# Error loading design `include \`include \看看
你应该将cyclone_atoms.v文件编译到工程中
15. 请问各位大侠如何用Modelsim查看被仿真文件的非端口信号? 请问各位大侠如何用Modelsim查看被仿真文件的非端口信号？
用add wave * 加入的是一些乱七八糟的信号，与原来定义对不上号。求教解决办法！
功能仿真不会出现这种问题。你说的是后仿真吧？布局布线后，内部的一些信号名称会改变，可以先加几个测试端口，看完需要的信号后，再删掉即可。
哈哈，我用的也是这种笨办法，有没有更好的办法呢？如果设计有很多层，若仿真出现错误，想查看某层中的某个自定义信号用这中办法就无能为力了。
那是你testbench写得不对吧？把objects窗口调出来，Alt+v+d+b然后选择你想要看的信号，可以一个信号一个信号的加到wave里面去