第四次实验课 译码器的设计及延迟估算
1、设计译码器并估算延迟
设计一个用于16bit寄存器堆的译码器，每一个寄存器有32bit的宽度，每个bit的寄存器单元形成的负载可以等效为3个单位化的晶体管(后面提到负载都为单位化后的负载)。 ① 假定4个寄存器地址位的正反8个输入信号，每个信号的输入负载可以等效为10。确定
译码器的级数，并计算相关逻辑努力，以此来确定每一级中晶体管的尺寸（相当于多少个单位化的晶体管）及整个译码电路的延迟(以单位反相器的延迟的本征延迟Tp0为单位)。 答：输入信号有4对，参考3-8译码器，我们也可以采用4输入的与非门作为译码主要结构。4-16译码产生16个输出，每一个输出对应的负载为32*3。因此
,每个
信号的负载等效为10，则
.等效扇出。
假定每一级的逻辑努力为1，这样可以算出总的路径努力H=GFB，使用最优锥形系数就
(每个信号与8个与非门相连)，则
能得到最佳的电路级数N=lnH/ln3.6。分支努力
H?GFB?1?9.6?8?76.8
使用最优锥形系数N?lnHln3.6?ln76.8ln3.6?3.39,可以得到最佳电路级数，N取3.
确定级数后画出电路图如图所示：
A4A3A2A110!A4!A3!A2!A196......96
4输入与非门的逻辑努力：
，重新计算
,则使得路径
延时最小的门努力h?NH?(153.6)1/3?5.36。因此各级的等效扇出如下：
f1?hg1?5.361?5.36,f2?hg2?5.362?2.68, f3?hg1?5.361?5.36.故第一级晶体管尺寸为1；
5.36?10?6.7； 8第三级尺寸为6.7?2.68?17.956。
第二级尺寸为
故延迟为：tp?tp0(1?5.36?4?5.36?1?5.36)?22.08tp0
② 如果在四个寄存器地址输入的时候，只有正信号，反信号必须从正信号来获得。每个正
信号的输入的等效负载为20,使用与①中同样的译码结构，在这种条件下确定晶体管的大小并评估延迟(以单位反相器的延迟的本征延迟Tp0为单位)。
答：使正信号接两个反相器，使这两个反相器分摊原来那单个反相器的等效扇出。 电路如下：
A4A3A2A12096...两个反相器的逻辑努力第一级尺寸：1 第二级尺寸：
；
,则f1?2.32,f2?2.32,f3?2.68,f4?5.36。因此：
...96
第三级尺寸：第四级尺寸：
； ；
本征延时
正信号通路的延迟为：tp?tp0?2.32?1?2.32?1?5.36?4?5.36?1?5.36??22.36tp0
反信号通路情况与上问相同，延迟为tp?tp0(1?5.36?4?5.36?1?5.36)?22.08tp0 2、根据单位反相器(，NMOS:W=0.5u L=0.5u PMOS:W=1.8u L=0.5u)，设计出实际电路并仿真1题中第一问的路径延迟。
Hspice仿真结果如下图所示：图中为OUT_0，OUT_8，OUT_15三个输出端的输出。
? 仿真测得传播延时结果为：
tp= 2.6037E-05 targ= 2.8042E-05 trig= 2.0050E-06 结果显示传播延时为
? 仿真代码如下：
.TITLE Exercise 4 (eight input)
.options post acct probe .options tnom=25 .options ITL5=0 .OPTIONS ingold=2 limpts=30000 method=gear .OPTIONS lvltim=2 imax=20 gmindc=1.0e-12 *.protect
.lib 'D:\\ICLABS\\vec\\cmos25_level49.lib' TT *.unprotect .global VDD .global GND
.SUBCKT INV VIN OUT
MN OUT VIN GND GND NMOS W=5u L=0.5u MP OUT VIN VDD VDD PMOS W=18u L=0.5u .ENDS
.SUBCKT NAND VA VB VC VD OUT
M0 4 VA 1 GND NMOS W=1.675u L=0.5u M1 1 VB 2 GND NMOS W=1.675u L=0.5u M2 2 VC 3 GND NMOS W=1.675u L=0.5u M3 3 VD GND GND NMOS W=1.675u L=0.5u M7 4 VA VDD VDD PMOS W=6.03u L=0.5u
M6 4 VB VDD VDD PMOS W=6.03u L=0.5u M5 4 VC VDD VDD PMOS W=6.03u L=0.5u M4 4 VD VDD VDD PMOS W=6.03u L=0.5u M8 OUT 4 GND GND NMOS W=8.978u L=0.5u M9 OUT 4 VDD VDD PMOS W=32.32u L=0.5u .ENDS
X0 A0 B0 C0 D0 OUT_15 NAND X1 A0 B0 C0 D1 OUT_14 NAND X2 A0 B0 C1 D0 OUT_13 NAND X3 A0 B0 C1 D1 OUT_12 NAND X4 A0 B1 C0 D0 OUT_11 NAND X5 A0 B1 C0 D1 OUT_10 NAND X6 A0 B1 C1 D0 OUT_9 NAND X7 A0 B1 C1 D1 OUT_8 NAND X8 A1 B0 C0 D0 OUT_7 NAND X9 A1 B0 C0 D1 OUT_6 NAND X10 A1 B0 C1 D0 OUT_5 NAND X11 A1 B0 C1 D1 OUT_4 NAND X12 A1 B1 C0 D0 OUT_3 NAND X13 A1 B1 C0 D1 OUT_2 NAND X14 A1 B1 C1 D0 OUT_1 NAND X15 A1 B1 C1 D1 OUT_0 NAND X16 VIN_0 A0 INV X17 VIN_1 A1 INV X18 VIN_2 B0 INV X19 VIN_3 B1 INV X20 VIN_4 C0 INV X21 VIN_5 C1 INV X22 VIN_6 D0 INV X23 VIN_7 D1 INV VDD VDD 0 2.5 VGND GND 0 0
.vec 'D:\\ICLABS\\vec\\decode.vec' .tran 1n 130n
.measure tran TP trig v(VIN_1) val=1.25 td=1n fall=1
+ targ v(OUT_7) val=1.25 td=1n rise=1
.probe V(OUT_*) .end
输入向量文件：
radix 11111111 ioiiiiiiii
vname VIN_[7:0] tunit ns
trise 0.01 tfall 0.01 vih 2.5 vil 0.0 vol 0.25 voh 2.25 0 10101010 2 10101001 4 10100110 6 10100101 8 10011010 10 10011001 12 10010110 14 10010101
16 01101010 18 01101001 22 01100101 24 01011010 26 01011001 28 01010110 30 01010101 32 10101010 34 10101001 36 10100110 38 10100101 40 10011010 42 10011001 44 10010110 46 10010101
48 01101010 50 01101001 52 01100110 54 01100101 56 01011010 58 01011001 60 01010110 62 01010101 64 10101010 66 10101001 68 10100110 70 10100101 72 10011010
74 10011001 76 10010110 78 10010101
80 01101010 82 01101001 84 01100110 86 01100101 88 01011010 90 01011001 92 01010110 94 01010101 96 10101010 98 10101001 100 10100110 102 10100101 104 10011010 106 10011001 108 10010110 110 10010101
112 01101010 114 01101001 116 01100110 118 01100101 120 01011010 122 01011001 124 01010110 126 01010101