LOADT3： 0010 1000 0000 0100 00 0 0111 LOADT4： 0001 0000 0000 0010 00 0 0000 STORET3： 0010 0000 0000 0100 00 0 1011 STORET4： 0000 0010 0000 0000 11 0 0000 JMPT3： 1000 0001 0000 0000 00 0 1111 JMPT4： 0000 0000 0110 0100 00 0 1000 JMPT5： 0000 0000 0001 0001 00 0 0000
第二条微指令(T2)的下址采用的多路分支方法为： 用指令操作码生成下址的高2位，低2位固定为10。并用一位的BCF字段控制分支地址的生成。微指令格式以及多路分支地址的形成电路如下图所示：
控制字(18位)?控制信号BCFBAF操作码1 0下址
34. 对于上题指令操作，若采用阵列逻辑实现控制器，试画出控制器的状态转换图。 解: (1) 写出各指令的操作步骤。同上。 (2) 画出状态图。控制器的状态转换图如下图所示:
S0S1ADDJMPLOADSTORES5S7S2S9S3S6S8S10S4S11
(3) 列出状态码。每个状态的输出控制信号分别对应于微程序方法中的控制字，即：
S0: 1110 1000 0000 0000 00 S1: 0001 0100 0000 0000 00 S2: 0000 0011 0000 0000 00 S3: 0000 0000 1110 0000 00 S4: 0000 0000 0001 1000 00 S5: 0010 1000 0000 0100 00 S6: 0001 0000 0000 0010 00 S7: 0010 0000 0000 0100 00
S8: S9: S10: S11: 0000 0010 0000 0000 11 1000 0001 0000 0000 00 0000 0000 0110 0100 00 0000 0000 0001 0001 00
41. 对于下列指令序列： MULTD F0,F6,F4 SUBD F8,F0,F2 ADDD F2,F10,F2 指出指令间的数据相关性。
答：指令1和2之间存在关于F0的RAW相关， 指令2和3之间存在关于F2的WAR相关。
42. 在1个5级指令流水线（IF, ID, EXE, MEM, WB）中执行以下指令序列。流水线中具有检测相关性的硬件，并能停顿指令的EXE阶段以解决相关性问题，允许不相关指令提前进入EXE阶段和以后的阶段，假设每条指令都需经过5个流水阶段，每个流水阶段都只需1个周期，流水线中无相关专用通路。 (1) 指出指令序列中的数据相关性；
(2) 画出指令流水线的时空图，指出这些指令的执行（EXE）顺序。 Sub R1,R0,R5 Add R1,R1,R0 Addi R2,R5,1 mult R4, R1,R0 And R6,R2,R0 Add R3,R3,R4 答：（1）指令1与指令2对于R1存在RAW和WAW相关， 指令1与指令4对于R1存在RAW， 指令2与指令4对于R1存在RAW， 指令3与指令5对于R2存在RAW， 指令4与指令6对于R4存在RAW。 （2）时空图： IF ID Ex M IF ID IF IF ID IF ID IF ID W Ex M ID Ex M W Ex M Ex M W Ex M W W W 指令的执行（EXE）顺序为：1? 3? 2 ? 5? 4?6
第八章
9. 用EIA-232-F异步串行通信方式传送十六进制数A816，数据位为8位，偶校验位为1位，停止位1位，请画出波形图。
答：波形图如下
起始位 0 0 0 1 0 1 0 校1 验位 结束位
14. 假设存储器系统采用50MHz时钟，存储器以每周期一个字的速率传输8个字的访问请求，以支持块长为8个字的cache，每字4字节。对于读操作，访问顺序是1个周期接受地址；3个周期延迟；8个周期用于传输8个字。对于写操作，访问顺序是1个周期接受地址；2个周期延迟；8个周期用于传输8个字；3个周期恢复和写入纠错码。对于以下访问模式，求出该存储器的最大带宽：
(1) 全部访问为读操作 (2) 全部访问为写操作
(3) 65%的访问为读操作，35%的访问为写操作 答：(1) 读操作周期时间为
Tm = (1+3+8)×20×10-9 = 240×10-9 (s)
读操作的带宽为
Bm = 8/Tm = 33.3MW/S = 133.3MB/S
(2) 写操作的周期时间为
Tm = (1+2+8+3)×20×10-9 = 280×10-9 (s)
写操作的带宽为
Bm = 8/Tm = 28.6MW/S = 114.4MB/S
(3) 加权平均周期时间为
Tm = (240×0.65 + 280×0.35)×10-9 = 254×10-9 (s)
加权平均带宽为
Bm = 8/Tm = 31.50MW/S = 126.0MB/S
或者采用带宽的加权平均
Bm=133.3×0.65 + 114.4×0.35 = 126.685 MB/S
15. 对于上题的计算机系统，假定处理器采用写回式cache，每条指令中出现cache失效的概率为0.05，40%的cache失效需要进行写回，其余60%只需要进行读操作，cache失效时CPU需要等待，求平均每条指令中用于处理cache失效的等待时钟周期数。 答：从上题得到读操作需要12周期，写操作需要14个时钟周期，读操作时需要写回。这样，
每条指令中用于处理cache失效的时钟周期数为
0.05×0.40×(12 + 14) + 0.05×0.60×12 =0.02×26 + 0.03×12 = 0.52+0.36 = 0.88
第九章
19. 设一个磁盘的平均寻道时间为20ms，传输速率是1MB/s，控制器开销是2ms，转速为每分钟5400转。求读写一个512字节的扇区的平均时间。 答：平均旋转延时 = 0.5/5400转/分 = 0.0056秒 = 5.6ms
平均磁盘访问时间 = 平均寻道时间 + 平均旋转延时 + 传输时间 + 控制器延时 = 20ms + 5.6ms + 0.5KB/1.0MB/s + 2ms = 20+5.6+0.5+2ms = 28.1ms
20. 设磁盘接口的数据传输速率为20MB/s，旋转速度为5400rpm，寻道时间为10ms，每个磁道的容量为64KB，控制器延迟为0.5ms，磁盘采用一个cache存放数据以提高平均访问速度。
(1) 求该磁盘在磁盘cache不命中时的访问64KB数据的时间。 (2) 求该磁盘在磁盘cache命中时的访问64KB数据的时间，假定cache容量足够并忽略cache的访问时间。
(3) 当磁盘cache的命中率为0.8时，求磁盘的平均访问时间。
答：(1) 不命中访问时间=控制器延迟+寻道时间+旋转时间+数据传输时间 =0.5 + 10 + (1/2)(60/5400) + max{(64/64)( 60/5400),64K/20M} =0.5 + 10 + 5.56 + max{11.11,3.12} =27.17 ms
(2) 命中访问时间=控制器延迟+数据传输时间 =0.5+3.12=3.62 ms
(3) 平均访问时间=0.8×3.62+(1-0.8)×27.17=2.90+5.43=8.33 ms
第十章
10. 若计算机共有5级中断，中断响应的优先次序从高到低依次是1→2→3→4→5，若要将中断的优先次序改为1→4→5→2→3，试设计各级中断处理程序的中断级屏蔽位。 答：
- L1 L2 L3 L4 L5 L1 L2 L3 L4 L5 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 0 0 1 0 1 0 0 1 1
11. 在一个8级中断的系统中，硬件中断响应从高到低的优先顺序是1?2?3?4?5?6?7?8，设置中断屏蔽寄存器后，中断响应的优先顺序变为1?3?5?7?2?4?6?8，如果CPU在执行一个应用程序时有5、6、7、8级的四个中断同时到达，CPU在按优先顺序处理到第3个中断请求的过程中又有一个3级中断请求到达CPU，试画出CPU响应这些中断的顺序示意图。 答：中断相应的过程如下图所示：
原程序 1级 2级 3级 4级 5级 6级 7级 8级
中断响应的顺序为5，7，6，3，6，8。
13. 某计算机CPU有5个中断源D1、D2、D3、D4和D5，硬件的中断优先级从高到低分别是1级、2级、3级、4级和5级。软件设置的中断屏蔽字见下表。每个中断屏蔽字有5位中断屏蔽代码，其中，“0”表示该中断源开放，“1”表示该中断屏蔽源被屏蔽。
中断源 D1 D2 D3 D4 D5
中断屏蔽字 D1 D2 D3 D4 D5 1 0 0 0 0 1 1 0 0 0 1 1 1 0 0 1 1 1 1 1 1 1 1 0 1
(1) 当使用屏蔽字时，处理机响应各中断源的中断请求的先后次序是什么？实际上的中断处理次序是什么？
(2) 如果D1、D2、D3、D4和D5这5个中断源同时请求中断，画出处理机响应中断请求和实际运行中断服务程序过程的示意图。
答：(1) 当使用正常的中断屏蔽码时，处理机响应各中断源的中断请求的先后次序是根据优
先级从高到低的级别，分别是1级、2级、3级、4级和5级。实际处理的顺序是4级、5级、3级、2级和1级。
(2) 按照改变后的中断屏蔽码，D1、D2、D3、D4和D5这5个中断源同时请求中断时，处
理机响应中断源的中断请求和实际运行中断服务程序过程如下图所示。图中时间轴向下，箭头表示处理过程，没有箭头的垂直线表示响应的过程。
原程序 1级 2级 3级 4级 5级
14 一个DMA模块采用周期挪用方式从一个速率为9600bps的外围设备向存储器传输字符。CPU读取指令的速率为每秒100万条，每条指令一个字，问DMA模块对于CPU速率的影响有多少？
答：DMA每传输一个字符访问一次存储器，从而影响CPU的读取指令的操作。设DMA的访存周期为T，则DMA对CPU的影响比例为：9600×T/(8×1000000)。
20. 某32位计算机有2条选择通道和1条字节多路通道。每条选择通道支持2个磁盘和2个磁带设备。字节多路通道连接2个打印机、2个读卡机和10台终端。假定以下各设备的数据传输速率：
磁盘 800KB/s 磁带 200KB/s 打印机 6.6KB/s 读卡机 1.2KB/s 终端 1KB/s
问系统的输入输出传输速率最大值为多少？
答：选择通道的输入输出传输速率为800KB/s，字节多路通道的输入输出传输速率为 2×6.6KB/s + 2×1.2KB/s + 10×1KB/s = 25.6 KB/s 系统的输入输出传输速率最大值为 2×800KB/s + 25.6 KB/s = 1625.6 KB/s