分辨率是指转换器能够复制的位数精度：分辨率越高，则结果越精确。分辨率以位来计量。目前市场上的高速ADC的分辨率为8～16位，速度为2～4Gsps。速度和分辨率始终是一对矛盾。分辨率的增加通常会导致可实现速度的降低。
如今的ADC设计师拥有更快的处理方法和更多的架构以便从中选择有助于解决速度和分辨率这一对矛盾的转换器：目前已有16位 20 Msps、10位 300 Msps和8位 1Gsps的ADC。高速ADC的常用架构有闪存型（flash）、半闪存型（semi-flash）、SAR型和流水线型四种。
SAR型 ADC通常具有10～16位的分辨率。SAR的架构基于一个比较器。若要获得n位的分辨率，逐次逼近转换器就必须执行n次比较器操作，并把每一次的结果都存储在寄存器中。一个12位转换器需要12个时钟周期来完成一次转换。这种转换器的优点是硅片尺寸小、功耗低且精度高。缺点是取样速度慢，输入带宽低。
闪存型ADC的分辨率被限制为8位。闪存型ADC的架构基于比较器组，总共有2n-1个比较器。一个8位ADC需要256个比较器。闪存型ADC可并行执行多个转换，因此能达到非常高的速度。闪存型ADC的优点是高输入带宽和非常高的速度（达到1～4Gsps）。缺点是功耗大、输入电容大且分辨率低。
流水线型ADC可提供12～16位分辨率。流水线型ADC由无数个连续的级组成，每一级都包括一个跟踪/保持（T/H）电路、一个低分辨率ADC和DAC以及一个包含用于提供增益的级间放大器的加法电路。流水线型ADC的优点在于功耗低，取样速率能达到100～300Msps。缺点是这种ADC要求50%的占空因数以及最小的时钟频率。
一旦确定了合适的速度/分辨率组合，设计师仍然能够从市场上的几百种ADC中选出最合适的一个。对终端应用更为深入的了解将揭示对附加性能的要求。用于评定ADC的最常用性能参数如下： ● 信噪比（SNR）
● 信号与噪声加失真之和之比（SINAD） ● 无寄生动态范围（SFDR） ● 差分线性误差（DNL或DLE） ● 积分线性误差（INL或ILE） ● 有效位数（ENOB） ● 增益误差
● 功耗 5.2 成像应用
医学成像应用通常要求取样速率高于40Msps的10～12位ADC。高端应用可能要求更高的分辨率：14～16位。ADC的性能对于图像质量是至关重要的。对于DBF超声波应用而言，其目标是以最小的功耗和最低的成本提供最佳的图像质量。
ENOB是用于评价图像质量的一个关键参数。对于一个10位转换器而言，ENOB越接近10，图像的再现质量越好。关注的频率通常在10～20MHz之间。观察ADC的ENOB与频率的关系曲线（见图1），理想的情况是曲线在所关注的带宽内保持平坦。
如果未提供曲线，则可根据SINAD与频率的关系曲线以及下面的公式推导出ENOB与频率的关系：6.02n + 1.76 = SINAD，这里，n代表ENOB。例如：
图1中的曲线示出了一个10位ADC（SPT7883）的SINAD性能。在10和20MHz条件下计算出的SINAD值分别为60dB和59dB。解出方程中的n值，即可得出10MHz和20MHz时的ENOB分别为9.67和9.5。
5.3 仪表应用
数据采集应用需要取样速率高于20Msps的14～16位ADC。一般而言，仪表应用采用了品种更加繁多的数据转换器。转换器的选择对终端应用的依存程度很高。
例如，取样示波器对电压输入进行取样并绘出一幅输出波形。在这种情况下，8～10位的分辨率便足够了，但是需要更高的速度（＞20Msps），以便能以更快的速度进行取样。为精确地显示电压，精度、偏移增益和线性度也是关键因素。
5.4 通信应用
通信应用需要取样速率高于80Msps的12～14位ADC。ADC对复杂的波形进行数字化，这样，利用一个DSP或ADIC就能执行解调操作。通常采用两个ADC对正交信号进行取样，以抽取用于处理的I和Q信号分量。
在基带取样应用中，转换器的动态性能并不重要，这是因为被抽样的是低频和带限信号。由于信号分量是直流，因此诸如增益和偏移等技术参数是重要的。例如，如果基带转换器具有较大的直流偏差，这将表现为直接叠加在有用信号上的未调制载波。如果信号足够大，它将完全阻断所需的载波。
ADC的INL和DNL性能也会限制接收机的性能。通常情况下，DNL被认为是产生ADC量化噪声的根源之一。但是，在很小的信号电平（位于或接近接收机的基准信号灵敏度）下，DNL误差会在ADC中导致视在增益误差，从而引发高达6dB的误差。基带ADC可以是低成本、低功耗和低取样速率的器件。
在IF取样应用中，所有的RF信号都被转换成较低的频率以便于检波。大多数2G、2.5G和3G应用的IF频率均介于150～250MHz之间。ADC必须具有较快的时钟速率和非常宽的输入带宽。
SNR和SFDR也是至关重要的规格。WCDMA应用采用一个多载波平台以同时对几百个信号进行数字化。重要的是转换器不能产生干扰有用信号的寄生信号。这些寄生信号可能表现为谐波或交调分量，它们将导致接收机性能的劣化。
6 高精度模数转换器架构权衡
在考虑采样率不到一百万次采样每秒 (MSPS) 的高精度模数转换器 (ADC) 时，有两种主要选择：逐次逼进寄存器 (SAR) 和 Delta-Sigma 架构。为了针对应用选择合适的 ADC 架构，最重要的是了解每种架构的基本运作方式，以及架构的运作将如何对应用产生影响。
SAR 架构是高精度应用中最常用的 ADC 架构之一。SAR ADC 的基本原理是连续比较模拟输入和二进制加权参考电压。SAR 架构的精度主要取决于 ADC 元件的精度及模拟性能——电容器匹配、DAC 建立时间，以及比较器的准确度与速度。为了使性能达到最高，通常在该架构中采用微调。
目前，实施 SAR 结构的通常方法是采用电容数模转换器 (C-DAC) 结构。该结构是采用二进制加权实施。这意味着每个位都具有一个二进制加权值｛如：MSB = 1/2 满度， (MSB-1) = 1/4 满度，(MSB-2) = 1/8满度，......｝。转换过程是从 MSB 到 LSB 逐位进行。模拟输入首先与 1/2 满度比较。如果模拟输入大于1/2 满度，则建立 MSB，然后与 3/4 满度（1/2 满度 + 1/4 满度）比较。如果模拟输入低于 1/2 满度，则清除 MSB，然后与 1/4 满度比较。该过程一直进行到完成最后的位比较。这意味着，对于18位的 SAR ADC，整个转换过程需要连续进行 18 次比较。但是，这些比较很快就会完成，因此延迟时间非常短。
图1 是标准 SAR ADC 的方框图。该设备的转换时钟是内置式，这进一步简化了设备的使用。在 CS（芯片选择）位于低位时把 CONVST（转换开始）引脚置于低位可启动转换。该操作可将设备从采样模式转变到保持模式。BUSY 输出在转换过程中升高，而在转换结束后下降。RD 与 CS 引脚均置于低位，以便实现具备转换的并行输出总线。因此，实施ADC转换极其简便。
SAR ADC具有尺寸小、功耗低、延迟时间短，以及简便易用等优点。SAR ADC 的不足之处在于：为了达到良好的性能，需要进行微调，同时需要更严格的前端过滤，以便防止混淆(anti-aliasing)。SAR ADC 应用的绝好实例是电机控制，在该应用中需要无延迟的快速采样。
这些采样速率的其他常用ADC架构是Delta-Sigma 架构。Delta-Sigma架构与 SAR架构不同，为取得高性能，Delta-Sigma 架构更依赖数字处理技术，而非元件匹配及模拟精度。Delta-Sigma架构的主要原理是模拟输入的过采样。
Delta-Sigma ADC 的主要元件是调制器及数字滤波器。调制器是由差动器、积分器和比较器构成，它们一起构成一个反馈环路。调制器以大大高于模拟输入信号带宽的速率运行，以便提供过采样。模拟输入与反馈信号（误差信号）进行差动 (delta)比较。该比较产生的差动输出馈送到积分器(sigma)中。然后将积分器的输出馈
送到比较器中。比较器的输出同时将反馈信号（误差信号）传送到差动器，而自身被馈送到数字滤波器中。这种反馈环路的目的是使反馈信号（误差信号）趋于零。比较器输出的结果就是1/0 流。该流如果1密度较高，则意味着模拟输入电压较高；反之，0密度较高，则意味着模拟输入电压较低。接着将1/0流馈送到数字滤波器中，该滤波器通过过采样与抽样，将1/0流从高速率、低精度位流转换成低速率、高精度数字输出。
对于 Delta-Sigma 架构，应注意几个关键点。首先，因为 Delta-Sigma ADC 的采样速率一般比相关模拟信号高很多，因此可消除防混淆滤波器转降。这可以简化模拟前端。其次，该架构是内在线性的。再次，所采用的精湛数字处理技术及滤波可提供极高的动态范围。这些技术通常包括系统中的干扰排除，如线路频率噪音。最后，由于内在滤波，这种架构总存在延迟。尽管某些 Delta-Sigma ADC 制造商声称无延迟，这其实不可能。在这些实施中，可采用设计技巧掩盖延迟。
Delta-Sigma 架构的实施范围从极其简单的实施到非常复杂的高度集成解决方案。更复杂的实施可实现数字滤波器的高级编程，以根据应用定制 ADC 的性能。
图 2 显示了 Delta-Sigma ADC 的简单实施。该设备简单通过串行 I2C 接口写入进行配置。然后，ADC 结果通过 I2C 接口读取。