CPLD/FPGA设计
实验报告
姓名：李浩
专业：电子信息工程 班级：10电信一班 学号：20101305018 指导老师：周欣
实验一 原理图方式输入电路的功能分析
1.实验要求
设计一四进制加法计数器，并且有计数结果及进位输出。 2.实验目的
熟悉利用QuartusII的原理图输入方法设计简单组合电路，通过仿真过程分析电路功能。 2.实验电路图
3.QuartusII仿真结果
4.实验小结
通过本次实验，基本熟悉了quartusII的使用流程，本次实验也达
到了预期的实验效果。
实验二 十进制加法计数器设计
1.实验要求
用VHDL设计一带有异步复位和同步时钟使能的一位十进制加法计数器
2.实验目的
掌握十位加法计数器的工作原理，了解VHDL编程语言的基本编写方法，会用VHDL语言编写简单的程序。
3.实验程序
library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is
port (clk,rst,en:in std_logic;
cq:out std_logic_vector(3 downto 0); count:out std_logic); end cnt10;
architecture behave of cnt10 is begin
process(clk,rst,en)
variable x : std_logic_vector(3 downto 0); begin
if rst = '1'then x:=(others=>'0');
elsif clk'event and clk='1' then if en = '1' then
if x<9 then x:=x+1; else x:=(others=>'0'); end if; end if; end if;
if x = 9 then count<='1'; else count<='0'; end if; cq<=x; end process;
end behave;
4.实验结果仿真
5.实验小结
本次实验运用VHDL语言编写程序，使我对运用VHDL语言有了
一些基础的了解。达到了实验预期的效果。