back: out std_logic); end drink_auto_sale;
architecture Behavioral of drink_auto_sale is type state_type is(st0,st1); signal cs ,ns : state_type; begin
process(clk,reset) begin
if(reset = '1') then cs <= st0;
elsif(clk'event and clk = '1') then cs <= ns; end if; end process;
process(reset ,cs) begin
case cs is
when st0 => if( sw101 = '1') then
ns <= st1; buy<= '0'; back<= '0'; elsif(sw102 = '1') then ns <= st0; buy<= '1'; back <= '0'; else
ns <= st0 ; buy <= '0'; back <= '0'; end if; when st1 => if(sw101 = '1') then
ns <= st0; buy <= '1'; back <= '0'; elsif(sw102 = '1') then ns <= st0; buy <= '1'; back <= '1'; end if; when others => ns <= st0;
buy<= '0'; back <= '0'; end case;
end process; end Behavioral;
设 计过程：设定三个状态：0分，5分；当状态为0分时，接收到5分信号脉冲后转为5分；接收到10分信号脉冲时，转到0分状态，同时弹出饮料，不找零；状态 为5分时，接受到5分信号，弹出饮料，不找零，返回0分状态；当接受到10分状态时，弹出饮料，找零，并返回零分状态。 所用设计工具：ISE7.1，modelsim,synplify
（不知道为什么上面的状态机设计在synplify的RTL view中没能看到状态机流程图，所以状态转移图就没画）。
26：什么是\线与\逻辑,要实现它,在硬件特性上有什么具体要求?
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用 oc门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻。Oc门就是集电极开路门。
27：什么是竞争与冒险现象?怎样判断?如何消除?
在组合电路中，某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称竞争；由于竞争而使电路输出发生瞬时错误的现象叫做冒 险。（也就是由于竞争产生的毛刺叫做冒险）。判断方法：代数法（如果布尔式中有相反的信号则可能产生竞争和冒险现象）；卡诺图：有两个相切的卡诺圈并且相 切处没有被其他卡诺圈包围，就有可能出现竞争冒险；实验法：示波器观测；
解决方法：1：加滤波电路，消除毛刺的影响；2：加选通信号，避开毛刺；3：增加冗余项消除逻辑冒险。 28：你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗？
常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，5V，3.3V）；也有一种答案是：常用逻辑电平：12V，5V，3.3V。TTL和CMOS 不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到 CMOS需要在输出端口加一上拉电阻接到5V或者12V。
cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD. ttl的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v. 用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos.
1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。 2、OC门电路必须加上拉电阻，以提高输出的搞电平值。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。 上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理。
OC门电路必须加上拉电阻，以提高输出的搞电平值。
OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平
在有时我们用OC门作驱动（例如控制一个 LED）灌电流工作时就可以不加上拉电阻 OC门可以实现“线与”运算 OC门就是 集电极 开路 输出 总之加上拉电阻能够提高驱动能力。
29：IC设计中同步复位与异步复位的区别？
同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
30：MOORE 与 MEELEY状态机的特征？
Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化。 Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。
31：多时域设计中,如何处理信号跨时域？
不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。信号跨时钟域同步：当单个信号跨时钟 域时，可以采用两级触发器来同步；数据或地址总线跨时钟域时可以采用异步fifo来实现时钟同步；第三种方法就是采用握手信号。
32：说说静态、动态时序模拟的优缺点？
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的 建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很 快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电 路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；
33：一个四级的Mux,其中第二级信号为关键信号 如何改善timing.？
关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。（为什么？）
34：给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入, 使得输出依赖于关键路径？
35：为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?
和载流子有关，P管是空穴导电，N管是电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。 36：用mos管搭出一个二输入与非门？ <数字电子技术基础>49页
37：画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路？
省略
38：画出CMOS的图,画出tow-to-one mux gate.(威盛VIA 2003.11.06 上海笔试试题) ？
39：用一个二选一mux和一个inv实现异或？
其中:B连接的是地址输入端A和A非连接的是数据选择端,F对应的的是输出端,使能端固定接地置零(没有画出来).
40：画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E).(仕兰微电子)？
41：用与非门等设计全加法器？（华为） 《数字电子技术基础》57页。 ； .
42：A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0 多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制？
F= ABC + ABD + ABE +ACD + ACE+ ADE + BCD + BCE + CDE + BDE
43：画出一种CMOS的D锁存器的电路图和版图？
44：LATCH和DFF的概念和区别？
45：latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的？
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。
46：用D触发器做个二分频的电路？画出逻辑电路？ library IEEE;
use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity two_de_fre is
port(clk: in std_logic;
reset:in std_logic; clk_out: out std_logic) ; end two_de_fre;
architecture Behavioral of two_de_fre is signal sig_clk: std_logic; begin process(clk) begin
if(reset = '1') then sig_clk <= '0';
elsif(clk'event and clk = '1') then
sig_clk <= not sig_clk; end if; end process;
clk_out <= sig_clk; end Behavioral;
显示工程设计中一般不采用这样的方式来设计，二分频一般通过DCM来实现。通过DCM得到的分频信号没有相位差。
47：什么是状态图？
状态图是以几何图形的方式来描述时序逻辑电路的状态转移规律以及输出与输入的关系。
48：用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢？ library IEEE;
use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity seven_counter is
port(reset:in std_logic;
clk: in std_logic;
counter_out std_logic_vector(2 downto 0)); end seven_counter;
architecture Behavioral of seven_counter is signal sig_counter : std_logic_vector(2 downto 0); begin
process(reset,clk) begin
if(reset = '1') then
sig_count <= \ --初值为5 elsif(clk'event and clk = '1') then sig_count <= sig_count + 1; end if; end process;
counter_out <= sig_counter; end Behavioral;
15进制计数器设计只需将counter_out和sig_counter改为4位就行;
49：你所知道的可编程逻辑器件有哪些？ PAL,PLD,CPLD,FPGA
50：用VERILOG或VHDL写一段代码,实现消除一个glitch？
将传输过来的信号经过两级触发器就可以消除毛刺。（这是我自己采用的方式：这种方式消除毛刺是需要满足一定条件的，并不能保证一定可以消除）