第四章 硬件设计
4.1 硬件设计概要
4.1.1 8255A的功能简介
图4.1 8255A芯片原理图
引脚主要功能介绍：
RESET:复位输入线，当该输入端外于高电平时，所有内部寄存器（包括控制寄存器）均被清除，所有I/O口均被置成输入方式。
PA0～PA7:端口A输入输出线，一个8位的数据输出锁存器/缓冲器， 一个8位的数据输入锁存器。
PB0～PB7:端口B输入输出线，一个8位的I/O锁存器， 一个8位的输入输出缓冲器。
PC0～PC7:端口C输入输出线，一个8位的数据输出锁存器/缓冲器， 一个8位的数据输入缓冲器。端口C可以通过工作方式设定而分成2个4位的端口， 每个4位的端口包含一个4位的锁存器，分别与端口A和端口B配合使用，可作为控制信号输出或状态信号输入端口。
CS:片选信号线，当这个输入引脚为低电平时，表示芯片被选中，允许8255与CPU进行通讯。
RD:读信号线，当这个输入引脚为低电平时，允许8255通过数据总线向CPU发送
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数据或状态信息，即CPU从8255读取信息或数据。
WR:写入信号，当这个输入引脚为低电平时，允许CPU将数据或控制字写8255。 D0～D7:三态双向数据总线，8255与CPU数据传送的通道，当CPU 执行输入输出指令时，通过它实现8位数据的读/写操作，控制字和状态信息也通过数据总线传送。
8255的三种工作方式：
方式0（基本输入/输出方式）：这种工作方式不需要任何选通信号。A口，B口及C口的两个4位口中任何一个端口都可以由程序设定为输入或者输出。作为输出口时，输出数据被锁存：作为输入口,输入数据不锁存。
方式1( 选通输入/输出方式)：在这种工作方式下，A，B，C三个口分为两组。A组包括A口和C口的高四位，A口可由编程设定为输入口或者输出口，C口的高四位则是用来作为A口输入/输出操作的控制和同步信号：B组包括B口和C口的低四位，B口可由编程设定为输入口或者输出口，C口的低四位则是用来作为B口输入/输出操作的控制和同步信号。A口和B口的输入或者输出的数据都被锁存。
方式2( 双向传送方式)在这种方式下，A口可以用于双向传送，C口的PC3~PC74用来作为输入/输出的控制同步信号。应该注意的是，只有A口允许用作双向传送，这时B口和PC0~PC2则可编程为方式0或者方式1工作。
图4.2 8255A控制字格式
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4.1.2 8086功能介绍
Intel 8086拥有四个16位的通用寄存器，也能够当作八个8位寄存器来存取，以及四个16位索引寄存器(包含了堆栈指标)。资料寄存器通常由指令隐含地使用，针对暂存值需要复杂的寄存器配置。它提供64K 8 位元的输出输入(或32K 16 位元)，以及固定的向量中断。大部分的指令只能够存取一个内存位址，所以其中一个操作数必须是一个寄存器。运算结果会储存在操作数中的一个。 Intel 8086有四个 内存区段(segment) 寄存器，可以从索引寄存器来设定。区段寄存器可以让 CPU 利用特殊的方式存取1 MB内存。8086 把段地址左移 4 位然后把它加上偏移地址。大部分的人都认为这是一个很不好的设计，因为这样的结果是会让各分段有重叠。尽管这样对组合语言而言大部分被接受(也甚至有用)，可以完全地控制分段，使在编程中使用指针 (如C 编程语言) 变得困难。它导致指针的高效率表示变得困难，且有可能产生两个指向同一个地方的指针拥有不同的地址。更坏的是，这种方式产生要让内存扩充到大于 1 MB 的困难。而 8086 的寻址方式改变让内存扩充较有效率。
1 8086微处理器结构 1.1 总线接口单元 (BIU) 总线接口部件由下列各部分组成： （1）4个段地址寄存器； CS——16位的代码段寄存器； DS——16位的数据段寄存器； ES——16位的扩展段寄存器； SS——16位的堆栈段寄存器； （2）16位的指令指针寄存器IP； （3）20位的地址加法器； （4）6字节的指令队列缓冲器。
1.2 执行单元 (EU)
执行部件由下列几个部分组成：
（1）8个通用寄存器：即AX、BX、CX、DX, BP, SP, SI, DI ；其中，4个
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数据寄存器：AX、BX、CX、DX；2个地址指针寄存器：BP, SP；2个变址寄存器：SI, DI；
（2）标志寄存器FR； （3）算术逻辑单元ALU。
1.3、BIU和EU的管理
(1) BIU和EU可以并行工作，提高CPU效率。BIU监视着指令队列。当指令队列中有2个空字节时，就自动把指令取到队列中。
(2) EU执行指令时，从指令队列头部取指令，然后执行。如需访问存储器，则EU向BIU发出请求，由BIU访问存储器。
(3) 在执行转移、调用、返回指令时，需改变队列中的指令，要等新指令装入队列中后，EU才继续执行指令。
2 8086引脚介绍
图4.3 8086引脚说明
（1）AD15 ～AD0（address data bus）：地址/数据总线，双向，三态。这
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是一组采用分时的方法传送地址或数据的复用引脚。根据不同时钟周期的要求，决定当前是传送要访问的存储单元或I/O端口的低16位地址，还是传送16位数据，或是处于高阻状态。
（2）A19/S6～A16/S3（address/status）：地址/状态信号，输出，三态。 这是采用分时的方法传送地址或状态的复用引脚。其中A19～A16为20位地址总线的高4位地址，S6～S3是状态信号。S6表示CPU与总线连接的情况，S5指示当前中断允许标志IF的状态。S4, S3的代码组合用来指明当前正在使用的段寄存器。S4, S3的代码组合及对应段寄存器的情况。
（3）BHE(低)/S7（bus high enable/status）：允许总线高8位数据传送/状态信号，输出，三态。 为总线高8位数据允许信号，当低电平有效时，表明在高8位数据总线D15 ～D8上传送1个字节的数据。S7为设备的状态信号。
（4）（read）：读信号，输出，三态，低电平有效。信号低电平有效时，表
示CPU正在进行读存储器或读I/O端口的操作。
（5）READY（ready）：准备就绪信号，输入，高电平有效。READY信号用来实现CPU与存储器或I/O端口之间的时序匹配。当READY信号高电平有效时，表示CPU要访问的存储器或I/O端口已经作好了输入/输出数据的准备工作，CPU可以进行读/写操作。当READY信号为低电平时，则表示存储器或I/O端口还未准备就绪，CPU需要插入若干个“TW状态”进行等待。
（6）INTR（interrupt request）：可屏蔽中断请求信号，输入，高电平有效。 8086 CPU在每条指令执行到最后一个时钟周期时，都要检测INTR引脚信号。INTR为高电平时，表明有I/O设备向CPU申请中断，若IF＝1，CPU则会响应中断，停止当前的操作，为申请中断的I/O设备服务。
（7）TEST（test）：等待测试控制信号，输入，低电平有效。信号用来支持构成多处理器系统，实现8086 CPU与协处理器之间同步协调的功能，只有当CPU执行WAIT指令时才使用。
（8）NMI（non-maskable interrupt）：非屏蔽中断请求信号，输入，高电平有效。 当NMI引脚上有一个上升沿有效的触发信号时，表明CPU内部或I/O
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