计算机组成原理 第五版 习题答案
指令寄存器IR OP 状态条件
?
地址译码 地址转移
微地址寄存器
逻辑 微命令信号
控制存储器
? P字段 控制字段
12. (1) 流水 线的操 作周 期应按 各步 操作的 最大 时间来 考虑 ，即流 水线 时钟周 期性
????max{??i } ??100ns
(2)遇到数据相关时，就停顿第 2 条指令的执行，直到前面指令的结果已经产生，因此至
少需要延迟 2 个时钟周期。
(3)如果在硬件设计上加以改进，如采用专用通路技术，就可使流水线不发生停顿。
13. (1)
空间S 1 2 3 4 5
15 16 17 18 19 20
WB
1 2 3 4 5 20 MEM EX 1 2 3 4 5 20 ID 1 2 3 4 5 ? 20 IF 1 2 3 4 5 20 1 2 3 4 5 20 时间T
0 t1 t2 t3 t4 t5 t6 t7 t8 t9
t19 t20
(2) H ??
n 20 (K ??n ??1)??? (5 ??20 ??1) *100 *10?9??8.33 *106 条 / 秒
(3) S ??
Ts
n?K 20 * Tp ?
5 (K ??n ??1)
???
20 ??5 ??1 ??4.17
14.
空间 S
非 I1 I2 流 WB II水 2 EX 1 II线 ID 1 2 时
IF I1 I2 时间T 间
1 2 3 4 5 6 7 8
图
空间S
流 WB I1 I2 I3 I4 I
5 水 EX I线 ID 1 I2 II3 I4 I5 1 I2 I3 I4 I5 时
IF II2 I3 I4 I5 时间T
1 间 图
1 2 3 4 5 6 7 8
如上两图所示，执行相同的指令，在 8 个单位时间内，流水计算机完成 5 条指令，而非
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计算机组成原理 第五版 习题答案
流水计算机只完成 2 条，显然，流水计算机比非流水计算机有更高的吞吐量。 15. 证：设 n 条指令，K 级流水，每次流水时间
τ 则用流水实现 Tp = Kτ+(n?1) τ
Hp ???n
Tp
非流水实现 Ts = Kτn
Hs ???n Ts
n
Hp Tp Ts Kn? Kn K Hs ??n ??Tp ?
K????(n -1)???K ??n ??1 ?Ts K ??1 ??1
n n->∞时， Hp ??????
n=1 时， Hp
Hs ??1 ， 则可见 n>1 时 Ts>Tp，故流水线有更高吞吐量 Hs
16.(1)写后读 RAW (2)读后写 WAR (3)写后写 WAW 17.(1)
译码段 执行段 写回段 I1 I2 I2 I1 I3 I4 I2 I1 I5 I6 I2 I4 I3 I6 I5 I4 I3 I2 I6 I3 I6 I 3 I4 I5 I6
取/存 加法器 乘法器 (2)
I1 F D E W I2 F D E E W I3 F D E E E W I4 F D E E W I5 F D E W I6 F D E E W
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第六章
1. 单总线结构：它是一组总线连接整个计算机系统的各大功能部件，各大部件之间的所有 的信息传送都通过这组总线。其结构如图所示。单总线的优点是允许 I/O 设备之间或 I/O 设备与内存之间直接交换信息，只需 CPU 分配总线使用权，不需要 CPU 干预信息的交换。 所以总线资源是由各大功能部件分时共享的。单总线的缺点是由于全部系统部件都连接在 一组总线上，所以总线的负载很重，可能使其吞量达到饱和甚至不能胜任的程度。故多为 小型机和微型机采用。
系统总线
CPU
内存
设备接 口
? 设备接 口
多总线结构： 多总线系统结构是通过桥，CPU 总线，系统总线和高速总线彼此相连，各 大部件的信息传送不是只通过系统总线；体现了高速，中速，低速设备连接到不同的总线 上同时进行工作，以提高总线的效率和吞吐量，而且处理器结构的变化不影响高速总线。
2. (1)简化了硬件的设计。从硬件的角度看，面向总线是由总线接口代替了专门的 I/O 接口，
由总线规范给出了传输线和信号的规定，并对存储器、I/O 设备和 CPU 如何挂在总线上 都作了具体的规定，所以，面向总线的微型计算机设计只要按照这些规定制作 CPU 插 件、存储器插件以及 I/O 插件等，将它们连入总线即可工作，而不必考虑总线的详细操 作。
(2)简化了系统结构。整个系统结构清晰，连线少，底板连线可以印刷化。 (3)系统扩充性好。一是规模扩充，二是功能扩充。规模扩充仅仅需要多插一些同类型的 插件；功能扩充仅仅需要按总线标准设计一些新插件。插件插入机器的位置往往没有严 格的限制。这就使系统扩充既简单又快速可靠，而且也便于查错。 (4)系统更新性能好。因为 CPU、存储器、I/O 接口等都是按总线规约挂到总线上的，因而 只要总线设计恰当，可以随时随着处理器芯片以及其他有关芯片的进展设计新的插件， 新的插件插到底板上对系统进行更新，而这种更新只需更新需要更新的插件，其他插件
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和底板连线一般不需更改。 3. “A”的 ASCII 码为 41H = 01000001B，1 的个数为偶数，故校验位为 0；“8”的 ASCII
码为 38H = 00111000B，1 的个数为奇数，故校验位为 1。
停 起 数 数 数 数 数 数 数 数 校 停 起 数 数 数 数 数 数 数 数 校 停 止 始 据 据 据 据 据 据 据 据 验 止 始 据 据 据 据 据 据 据 据 验 止 位 位 位 位 位 位 位 位 位 位 位 位 位 位 位 位 位 位 位 位 位 位 位
0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7
4. 逻辑图如下：
总线
Rout
设备一 设备二
说明：两个设备共用总线，每个设备的总线接口部分 如右图所示。通过锁存器保存接收数据，并通过三态 Q 门向总线发送数据。每个设备的 Rin 控制端有效时，锁 存器保存接收数据；每个设备的 Rout 信号有效时，锁 CP D 存器保存的数据被送上总线。当 Rout 信号无效时，设 备与总线在电气上断开。 5.
Rin
D A
中 央 BS 仲 BR 裁 设备接口1 器 设备接口0 ? 设备接口n BG
6.
?中 BGn ? ? 央 BRn BG 仲 1 BR1 ?
裁 BGBR0 0
器 设备接口0 设备接口1 ? 设备接口n
7.
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仲裁 AB7 总线 ABi AB0
竞争
W7 CNi Wi W0 CN7 设备竞争号 CN设备竞争号 0 接其它设备 8.C
9.B、A、C
10.A 11.D 12.A
13. 存储总线周期用于对内存读写，I/O 总线周期对接口中的端口进行读写。 14.D、C、A、B 15.B、A、E、D、C 16.A、B、C、D 17. PCI 总线上有 HOST 桥、PCI/LAGACY 总线桥、PCI/PCI 桥。桥在 PCI 总线体系结构中
起着重要作用，它连接两条总线，使彼此间相互通信。桥是一个总线转换部件，可以把 一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设 备都能看到同样的一份地址表。桥可以实现总线间的猝发式传送，可使所有的存取都按 CPU 的需要出现在总线上。由上可见，以桥连接实现的 PCI 总线结构具有很好的扩充 性和兼容性，允许多条总线并行工作。 18. 分布式仲裁不需要中央仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器。当它们有总线请求时，把它们唯一的仲裁号发送到共享的仲裁总线上，每个仲裁器将仲裁总线上得到的号与自己的号进行比较。如果仲裁总线上的号大，则它的总线请求不予响应，并撤消它的仲裁号。最后，获胜者的仲裁号保留在仲裁总线上，分布式仲裁是以优先级仲裁策略为基础。
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