表3-6-1
输 入 输 出 A0 × 0 1 0 1 Y 0 D0 D1 D2 D3 G 1 0 0 0 0 A1 × 0 0 1 1 当G=0时，74LS153的逻辑表达式为
Y?AAD?AAD?AAD?AAD100101102013中规模集成芯片74LS151为八选一数据选择器，引脚排列如图3-6-2所示。其中D0—D7为数据输入端，Y(Y)为输出端，A2、A1、A0为地址端，74LS151的逻辑功能如表3-6-2所示。逻辑表达式为
Y?2AAAD?AAAD?AAAD?AAAD?AAADAAAD?AAAD?AAD210021012102210321010521062074?数据选择器是一种通用性很强的中规模集成电路，除了能传递数据外，还可用它设计成数码比较器，变并行码为串行及组成函数发生器。本实验内容为用数据选择器设计函数发生器。
用数据选择器可以产生任意组合的逻辑函数，因而用数据选择器构成函数发生器方法简便，线路简单。对于任何给定的三输入变量逻辑函数均可用四选一数据选择器来实现，同时对于四输入变量逻辑函数可以用八选一数据选择器来实现。应当指出，数据选择器实现逻辑函数时，要求逻辑函数式变换成最小项表达式，因此，对函数化简是没有意义的。
表3-6-2
输 入 G 1 0 0 0 0 0 0 0 0 A2 A1 A0 × × × 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 输 出 Y 0 D0 D1 D2 D3 D4 D5 D6 D7 Y 1 D0 D1 D2 D3 D4 D5 D6 D7 例：用八选一数据选择器实现逻辑函数
F?AB?BC?CA
写出F的最小项表达式
F?AB?BC?CA?ABC?ABC?ABC?ABC
先将函数F的输入变量A、B、C加到八选一的地址端A2、A1、A0，再将上述最小项表达式与八选一逻辑表达式进行比较(或用两者卡诺图进行比较)不难得出
D0=D1=D2=D4=0 D3=D5=D8=D7=1
图3-6-3为八选一数据选择器实现F=AB+BC+CA的逻辑图。
如果用四选一数据选择器实现上述逻辑函数，由于选择器只有两个地址端A1、A0，而函数F有三个输入变量，此时可把变量A、B、C分成两组，任选其中两个变量(如A、B)作为一组加到选择器的地址端，余下的一个变量(如C)作为另一组加到选择器的数据输入端，并按逻辑函数式的要求求出加到每个数据输入端D0—D7的C的值。选择器输出Y便可实现逻辑函数F。
当函数F的输入变量小于数据选择器的地址端时，应将不同的地址端及不用的数据输入端都接地处理。
三、实验设备与器件
1. EEL—08组件
2. 双四选一数据选择器74LS153×1(或CC4512×1) 八选一数据选择器74LS151×1（或CC4539×1）
图3-6-3 图3-6-4
四、实验内容
1. 测试74LS153双四选一数据选择器的逻辑功能
地址端、数据输入端、使能端接逻辑开关，输出端接0—1指示器。 按表3-6-1逐项进行功能验证。 2. 用74LS153实现下述函数
(1)构成全加器
全加器和数Sn及向高位进位数Cn的逻辑方程为
Sn?ABCn?1?ABCn?1?ABCn?1?ABCn?1Cn?ABCn?1?ABCn?1?ABCn?1?ABCn?1
图3-6-4为用74LS153实现全加器的接线图，按图连接实验电路，测试全加器的逻辑功能，记录之。
(2)构成三人表决电路
按自己设计用四选一构成三人表决电路接线，测试逻辑功能记录之。 (3)构成函数F?AC?B?AC
3. 测试74LS153八选一数据选择器的逻辑功能 按表3-6-2逐项进行功能验证。 4. 用74LS153实现下述函数 (1)三人表决电路
按图3-6-3接线并测试逻辑功能。 (2)F?AB?AB
按自己设计电路进行实验。
五、实验报告
1. 总结74LS153和74LS151的逻辑功能
2. 总结用数据选择器构成全加器的优点，并与实验四进行比较； 3. 论证自己设计各逻辑电路的正确性及优缺点。
六、预习要求
1. 复习数据选择器有关内容。
2. 设计用四选一数据选择器实现三人表决电路。 画出接线图，列出测试表格。
3. 设计用八选一数据选择器实现三人表决电路。 画出接线图，列出测试表格。
4. 设计用四选一实现F?AC?B?AC画接线图，列测试表格。 5. 设计用八选一实现F?AB?AB画接线图，列测试表格。 6. 怎样用四选一数据选择器构成十六选一电路。
实验四 触发器
一、实验目的
1. 掌握基本RS触发器、JK触发器、D触发器和T触发器的逻辑功能。 .2. 熟悉各类触发器之间逻辑功能的相互转换方法。
二、实验原理
触发器是具有记忆功能的二进制信息存贮器件，是时序逻辑电路的基本单元之一。触发器按逻辑功能可分RS、JK、D、T触发器；按电路触发方式可分为主从型触发器和边沿型触发器两大类。
图3-8-1所示电路由两个“与非”门交叉耦合而成的基本RS触发器，它是无时钟控制低电平直接触发的触发器，有直接置位、复位的功能，是组成各种功能触发器的最基本单元。基本RS触发器也可以用两个“或非”门组成，它是高电平直接触发的触发器。
图3-8-1 图3-8-2
JK触发器是一种逻辑功能完善，通用性强的集成触发器，在结构上可分为主从型JK触发器和边沿型JK触发器，在产品中应用较多的是下降边沿触发的边沿型JK触发器。JK触发器的逻辑符号如图3-8-2所示。它有三种不同功能的输入端，第一种是直接置位、复位输入端，用 和 表示。在S=0，R=1或R=0，S=1时，触发器将不受其它输入端状态影响，使触发器强迫置“1”(或置“0”)，当不强迫置“1”(或置“0”)时，S、R都应置高电平。第二种是时钟脉冲输入端，用来控制触发器触发翻转(或称作状态更新)，用CP表示(在国家标准符号中称作控制输入端，用C表示)，逻辑符号中CP端处若有小园圈，则表示触发器在时钟脉冲下降沿(或负边沿)发生翻转，若无小园圈，则表示触发器在时钟脉冲上升沿(或正边沿)发生翻转。第三种是数据输入端，它是触发器状态更新的依据，用J、K表示。JK触发器的状态方程为
Q3-8-3所示。表3-8-1为其功能表。
n?1?JQ?KQnn本实验采用74LS112型双JK触发器，是下降边沿触发的边沿触发器，引脚排列如图
D触发器是另一种使用广泛的触发器，它的基本结构多为维阻型。D触发器的逻辑符
号如图8—4所示。D触发器是在CP脉冲上升沿触发翻转，触发器的状态取决于CP脉冲到来之前D端的状态，状态方程为： Qn+1 =D
图3-8-3 图3-8-4 图3-8-5 表3-8-1 表3-8-2 输 入 SD RD CP 0 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 × × × ? ? ? ? ? J × × × 0 0 0 1 × K × × × 0 0 1 1 × 输 出 Qn+1 Qn+1 1 0 ? Qn 1 0 Qn Qn 0 1 ? Qn 0 1 Qn Qn
SD 0 1 0 1 1 1
输 入 RD 1 0 0 1 1 1
CP × × × ? ? ?
D × × × 1 0 ×
输 出 Qn+1 Qn+1 1 0 ? 1 0 Qn
0 1 ? 0 1 Qn
注: × ?? 任意态; ? ?? 高到低电平跳变 注: ? ?? 低到高电平跳变
n+1
Qn(Qn) ?? 现态; Q n+1 (Q ??) 次态 ? ?? 不定态
本实验采用74LS74型双D触发器, 是上升边沿触发的边沿触发器, 引脚排列如图3-8-5所示。表3-8-2为其功能表。
不同类型的触发器对时钟信号和数据信号的要求各不相同, 一般说来, 边沿触发器要求数据信号超前于触发边沿一段时间出现(称之为建立时间), 并且要求在边沿到来后一继续维持一段时间(称之为保持时间)。对于触发边沿陡度也有一定要求(通常要求<100ns)。主从触发器对上述时间参数要求不高, 但要求在CP=1期间, 外加的数据信号不容许发生变化, 否则将导致触发器错误输出。
在集成触发器的产品中, 虽然每一种触发器都有固定的逻辑功能, 但可以利用转换的方法得到其它功能的触发器。如果把JK触发器的JK端连在一起(称为T端)就构成T触发器, 状态方程为：
Qn?1?TQ?TQnn