农业工程学院课程设计说明书
else
next_state<=s13; end if; when
s13=>disp<=\ if a='0' then
next_state<=s15; else
next_state<=s16; end if; when
s14=>disp<=\ if a='0' then
next_state<=s16; else
next_state<=s15; end if; when s15=>
if odd_eve='0' then
success<='1'; disp<=\ else
disp<=\ end if; when s16=>
if odd_eve='0' then disp<=\ else
success<='1'; disp<=\ end if; end case；
2.5显示模块
library ieee; use ieee.std_logic_1164.all;
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use ieee.std_logic_unsigned.all; entity disp8 is
port(smfp:in std_logic;
input8:in std_logic_vector(39 downto 0); led7s:out std_logic_vector(6 downto 0); sel1:out std_logic_vector(7 downto 0)); end entity;
architecture one of disp8 is
signal cnt:std_logic_vector(2 downto 0);
signal sel: std_logic_vector(7 downto 0 ); signal disp: std_logic_vector(4 downto 0 ); begin
sm:process(smfp) begin
if smfp'event and smfp='1' then if cnt<\ cnt<=cnt+1; else cnt<=\ end if; end if; end process; process(cnt) begin
case cnt is
when \ when \ when \ when \ when \ when \ when \ when \
when others=>null; end case; sel1<=sel; end process; xianshi:process(disp) begin
case disp is
when \ when \ when \
when \
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when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when \ when others=>null; end case; end process; end ;
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第四章 系统仿真
4.1数据选择器仿真图分析
仿真分析：当使能端信号g=1时，该器件不在工作状态，所以不管输入端如何，输出端是0.
此图是使能端g=0，该电路工作，例如在输入数据d=10101010，当abc=000时，输出端选中的是d（0）=0；当abc=101时，输出端选中的是的d（5）=1。
.
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4.2奇偶寄存器仿真及分析
奇校验仿真（输入的8位数据为10101000）
偶校验仿真（输入的8位数据为10101000）
4.3显示仿真
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