else data:=\ --data <= “00000000”; (8) end if; (10) end process; end behave;
以上architecture中有哪些错误？请在原程序相应位置改正。
3、判断题（10分）
use ieee.std_logic_1164.all; library ieee;
use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all;
以上库和程序包语句有无错误？ 有 ，有的话请在原程序相应位置改正。
entity rom is port( addr: in std_logic_vector(0 to 3); ce: in std_logic; data:out std_logic_vector(7 downto 0) ; )； end rom;
以上port语句有无错误？ 有 ，有的话请在原程序相应位置改正。 (4)
architecture behave of rom is begin
process（ce,addr） begin if ce='0' then (6) case addr is when \ when \ data<=\ data<=\ when \ when \ data<=\ data<=\ when \ when \ data<=\ data<=\ when \ when \ data<=\ data<=\ when \
(2)
data<=\ when \ data<=\ when \ data<=\ when \ data<=\ when \ data<=\ when \ data<=\ when \ data<=\ when others=> | data<=\| end case; (
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else data<=\ end if; end process; (10)
end behave;
以上architecture中有哪些错误？请在原程序相应位置改
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