VerilogHDL硬件描述语言复习
一、
1. Verilog HDL 是在哪一年首次被I E E E标准化的？
2. Verilog HDL支持哪三种基本描述方式？ 3. Verilog HDL 是由哪个公司最先开发的？ 4. Verilog HDL中的两类主要数据类型什么？ 5. U D P代表什么？
6. 写出两个开关级基本门的名称。 7. 写出两个基本逻辑门的名称。
8. 在数据流描述方式中使用什么语句描述一个设计？
9. 采用结构描述方式描述1位全加器。
10. i n i t i a l语句与always 语句的关键区别是什么？
11. 采用数据流方式描述2 - 4译码器。 1 2. 找出下面连续赋值语句的错误。
assign Reset=#2 Sel^WriteBus; 二、
1. 下列标识符哪些合法，哪些非法？
C O u n T, 1_2 M a n y, \\**1, R e a l?, \\wait, Initial
2. 在Verilog HDL中是否有布尔类型？
3. 如果线网类型变量说明后未赋值，其缺省值为多少？
4. Verilog HDL 允许没有显式说明的线网类型。如果是这样，怎样决定线网类型？ 5. 下面的说明错在哪里？ i n t e g e r [0:3] R i p p l e;
6. Verilog HDL有哪几大类数据类型？ 7.Verilog HDL有哪几种寄存器类型？ 三、
1. 假定长度为6 4个字的存储器, 每个字8位，编写Verilog 代码，按逆序交换存储器的内容。即 将第0个字与第6 3个字交换，第1个字与第6 2个字交换，依此类推。
2. 假定3 2位总线A d d re s s _ B u s, 编写一个表达式，计算从第11位到第2 0位的归约与非。
3. 假定一条总线C o n t ro l _ B u s [ 1 5 : 0 ]，编写赋值语句将总线分为两条总线： A b u s [ 0 : 9 ]和B b u s [ 6 : 1 ]。
4. 编写一个表达式，执行算术移位，将Qparity 中包含的8位有符号数算术移位。
5. 使用条件操作符, 编写赋值语句选择N e x t S t a t e的值。如果C u rre n t S t a t e的值为R E S E T, 那么 N e x t S t a t e的值为G O；如果C u rre n t S t a t e的值为G O，则N e x t S t a t e 的值为B U S Y；如果 C u rre n t S t a t e的值为B U S Y；则N e x t S t a t e的值为R E S E T。
6. 如何从标量变量A，B，C和D中产生总线B u s
Q[0:3]? 如何从两条总线B u s A [ 0 : 3 ]和B u s Y [ 2 0 : 1 5 ]形成新的总线B u s R [ 1 0 : 1 ] ? 四、
1、Verilig HDL提供的内置基本门分为哪几类？ 2、多输入门与多输出门的区别在哪里？ 3、Verilog HDL内置的mos开关门有哪些？ 4、门时延值的组成有哪几个值？
5. Verilig HDL提供的内置基本门分为哪几类？
6.假定一条总线Control_Bus[7:0]，编写赋值语句将总线分为两条总线：Abus [0:2]和Bbus[ 4 : 1 ]。
7. 编写一个表达式，执行算术移位，将Qparity 中包含的8位有符号数算术左移3位。
8.要求采用数据流方式设计一个半加器，写出完整的Verilig HDL设计模块。 五、
1、操作符有 种类型，其中三目操作符有 个操作符和 个操作数。
2、关键字全是 写，标识符的首字符必须是 或 。
3、数字A=5’b011?的？表示 。设
B=5’b101x1,C=5’b01x11,则操作运算F=B+C的结果F= 。
4、VerilogHDL中保存字符串“Hello”需要 位。
5、声明reg [7:0]data[4:0]表示 个 位
的存储单元。
6、module test(q,clk,crt); q; q;
clk,crt; always @(posedge clk) begin
if(crt==1) q=~q; endmodule 7、数据流建模的主要语法结构是 语句 ，采用 关键字开始。
8、线网赋值延迟可以通过 延迟， 延迟和 延迟三种方法来实现。
9、模型引用时，要指定实例名，但 和 原语例外。 10、语句assign #(2:3:4,5:6:7)port(out,clk,in)中的典型关断延迟是 ，最大关断延时是 。 11、VerilogHDL语言可以从四个不同的抽象层次描述电路，这四层是 、 、
、 12、结构化建模的主要语句是 和 。 六、
1．门级建模的类型有：
（A）or和AND （B）OR和and （C）and和or （D）A、B、C都正确 （ ） 2．VerilogHDL使用的是逻辑是：
（A）二值逻辑 （B）四值逻辑
（C）三值逻辑 （D）八种强度 （ ）
3．不属于寄存器类型的是：
（A）integer (B)reg
(C) wand (D)time
（ ）
4．VerilogHDL语言中，标识符的作用范围是：
（A）本模块 （B）外部模块
（C）所有模块 （D）全局模块 （ ）
5．具有多个输出端口的门是：
（A）and （B）or
（C）nor （D）not （ ） 七、
1、语句内部时延与语句前时延效果是否一样？
2、当时延表达式为负数时，时延值是如何处理得到？ 3、VeriligHDL有几种循环语句？分别采用关键字是什么？ 八、
1．VerilogHDL语言和C语言的结构化语句有何不同？ 2、VerilogHDL语言的操作符类型有哪些？其数据流建模采用什么来描述设计吗？
3、VerilogHDL语言的优点是什么？
4、下列例子中，b,c,d的最终值分别是什么？ initial begin
b=1’b1;c=1’b0; #10 b=1’b0; end
initial begin
d=#25{b|c}; end
5．一位全减器模块wsub具有三个一位输入：x,y和z(前面的借位),两个一位的输出D（差）和B（借位）。计算D和B的逻辑等式如下所示： D?x.y.z?x.y.z?x.y.z?x.y.z B?x.y?x.z?y.z
写出VerilogHDL数据流描述的该全减器wsub。