实验十五 帧同步信号提取实验
一、实验目的
1． 掌握巴克码识别原理。 2． 掌握同步保护原理。
3． 掌握假同步、漏同步、捕捉态、维持态的概念。
二、实验内容
1． 观察帧同步码无错误时帧同步器的维持态。
2． 观察帧同步器的假同步现象、漏识别现象和同步保护现象。
三、实验器材
1． 信号源模块
2． 同步信号提取模块
3． 20M双踪示波器 4． 频率计（选用）
一台 一台
四、实验原理
由于数字通信系统传输的是一个接一个按节拍传送的数字信号单元，即码元，因而在接收端必须按与发送端相同的节拍进行接收，否则，会因收发节拍不一致而导致接收性能变差。此外，为了表述消息的内容，基带信号都是按消息内容进行编组的，因此，编组的规律在收发之间也必须一致。在数字通信中，称节拍一致为“位同步”，称编组一致为“帧同步”。在时分复用通信体统中，为了正确地传输信息，必须在信息码流中插入一定数量的帧同步码，它可以是一组特定的码组，也可以是特定宽度的脉冲，可以集中插入，也可以分散插入。集中式插入法也称为连贯式插入法，即在每帧数据开头集中插入特定码型的帧同步码组，这种帧同步法只适用于同步通信系统，需要位同步信号才能实现。适合做帧同步码的特殊码组很多，对帧同步码组的要求是它们的自相关函数尽可能尖锐，便于从随机数字信息序列中识别出这些帧同步码组，从而准确定位一帧数据的起始时刻。由于这些特殊码组{x1,x2,x3,?,xn}是一个非周期序列或有限序列，在求它的自相关函数时，除了在时延j＝0的情况下，序列中的全部元素都参加相关运算外；在j≠0的情况下，序列中只有部分元素参加相关运算，其表示式为
R(j)??xixi?j （15－1）
i?1n?j通常把这种非周期序列的自相关函数称为局部自相关函数。对同步码组的另一个要求是识别器应该尽量简单。目前，一种常用的帧同步码组是巴克码。
巴克码是一种非周期序列。一个n位的巴克码组为{x1，x2，x3，?，xn}，其中xi取值为＋1或－1，它的局部自相关函数为
15－1
R(j)??xixi?ji?1n?j?n???0或?1?0?j?00?j?n （15－2） j?n目前已找到的所有巴克码组如表15-1所列。
表15-1 巴克码组
n 2 3 4 5 7 11 13
巴克码组 ??????????＋＋ ??????????＋＋－ ??????????＋＋＋－；＋＋－＋ ??????????＋＋＋＋－＋ ??????????＋＋＋――＋－ ??????????＋＋＋―――＋――＋－ ??????????＋＋＋＋＋――＋＋－＋－＋ 以七位巴克码组{＋＋＋――＋－}为例，求出它的自相关函数如下： 当j＝0时 R(j)??xi?17i?172i?1?1?1?1?1?1?1?7
当j＝1时 R(j)??xxii?1?1?1?1?1?1?1?0
按式（13－1）可求出j＝2、3、4、5、6、7时的R（j）值分别为－1、0、－1、0、－1、0；另外，再求出j为负值时的自相关函数值，两者一起画在图15-1中。由图可见，其自相关函数在j＝0时出现尖锐的单峰。
R（j） 7 5 3 1 －7 －5 －3 －1 1 －1 移动方向 图15-1 七位巴克码的自相关函数 图15-2 七位巴克码识别器
0 输出 判 决 相 加 3 5 7 j 01 01 01 01 01 01 01 输入码元
巴克码识别器是比较容易实现的，这里也以七位巴克码为例，用7级移位寄存器、相加器和判决器就可以组成一识别器，如图15-2所示。当输入数据的“1”存入移位寄存器时，
15－2
“1”端的输出电平为＋1，而“0”端的输出电平为－1；反之，存入数据“0”时，“0”端的输出电平为＋1，“1”端的输出电平为－1。各移位寄存器输出端的接法和巴克码的规律一致，这样识别器实际上就是对输入的巴克码进行相关运算。当七位巴克码在图15-3（a）中的t1时刻正好已全部进入了7级移位寄存器时，7级移位寄存器输出端都输出＋1，相加后得最大输出＋7；若判别器的判决门限电平定为＋6，那么就在七位巴克码的最后一位“0”进入识别器时，识别器输出一群同步脉冲表示一群的开头，如图15-3（b）所示。
巴克码 识别器（a） 输入 1 1 1 0 0 1 0 t1 信息码 1 1 1 0 0 1 0 信息码 t 一帧 识别器（b） 输出 t1
图15-3 识别器的输出波形
帧同步系统要求建立时间很短，并且在帧同步建立后应有较强的抗干扰能力。通常用漏同步概率P1、假同步概率P2来衡量这些性能。这里，主要是分析集中插入法的性能。
1. 漏同步概率P1
由于干扰的影响会引起同步码组中的一些码元发生错误，从而使识别器漏识别已发出的同步码组。出现这种情况的概率就称为漏同步概率P1。例如图15-2识别器的判决门限电平为＋6，若由于干扰，七位巴克码有一位错误，这时相加输出为＋5，小于判决门限，识别器漏识别了帧同步码组；若在这种情况下，将判决门限电平降为＋4，识别器就不会漏识别，这时判决器容许七位同步码组中有一个错误码元。现在就来计算漏同步概率。
设p为码元错误概率，n为同步码组的码元数，m为判决器容许码组中的错误码元最大数，则同步码组码元n中所有不超过m个错误码元的码组都能被识别器识别，因而，未漏概率为
≈ ≈ t ?Crnp(1?p)rr?0mn?r
故得漏同步概率为
rP1?1??Cnp(1?p)rr?0mn?r （15－3）
2. 假同步概率P2 在消息码元中，也可能出现与所要识别的同步码组相同的码组，这时会被识别器误认为是同步码组而实现假同步。出现这种情况的可能性就称为假同步概率P2。
因此，计算假同步概率P2就是计算信息码元中能被判为同步码组的组合数与所有可能的码组数之比。设二进制信息码元出现“0”和“1”的概率相等，都为1/2，则由该二进制
15－3
码元组成n位码组的所有可能码组数为2n个，而其中能被判为同步码组的组合数显然也与m有关。若m＝0，只有一个（C0n）码组能被识别；若m＝1，即与原同步码组差一位的码组都能被识别，共有C1n个码组。依此类推，就可求出信息码元中可被判为同步码组的组合数
?Cr?0mrn，因而可得假同步概率为
P2?2?n?Cr?0mrn
（15－4）
比较式（15－3）和式（15－4）可见，m增大，即判决门限电平降低时，P1减小，但P2增大，所以这两项指标是有矛盾的，判决门限的选取要兼顾两者。
在分析判决门限电平对P1和P2的影响时，讲到两者是有矛盾的。我们希望在同步建立时要可靠，也就是假同步概率P2要小；而在同步建立以后，就要具有一定的抗干扰性能，也就是漏同步概率P1要小。为了满足以上要求以及改善同步系统性能，帧同步电路应加有保护措施。最常用的保护措施是将帧同步的工作划分为两种状态——捕捉态和维持态。
终端接收机由非同步工作状态转入同步工作的过程，称为“捕捉态”，终端机进入同步工作后则称为“维持态”。可把捕捉过程分成两步进行，先在信码中找到与该时刻本地帧同步码型相同的信码码位。当找到和帧同步码型一致的信码码位后，再进行第二步，即逐帧比较下去，也就是在该时隙上按本地同步码的周期进行比较。在比较过程中，一旦发现在收端本地同步码的相位与信码码型不同时，则重新移一个码元相位，重新从第一步开始找帧同步码位，以上两步交替进行，即可建立真正的同步。
分散式插入法也称为“间隔式插入法”，它并不是将帧同步码组集中插入数据码流中，而是常以1比特帧同步码按一定的排布规律分散地插在数据流中。在本实验中，帧同步码是采用集中插入法集中插入到NRZ码的2～8位的。帧同步码识别电路所能识别的帧同步码的码型设置为1110010，并且在输入的NRZ码的码速率为15.625KHz、10KHz、8KHz、4KHz时，才能正常提取帧同步码。这一点请特别注意。
在信号源模块产生的NRZ码中，帧同步码是集中插入到每帧信号的2～8位的，因此只要帧同步码识别电路在码流中能识别到与设置的帧同步码相同的码组，就会输出一个一致脉冲。在本实验中采用的是滑动窗口来检测帧同步码的，如图15-4所示。
1001011010111001001110101010(a)1001011010111001001110101010(b)
图15-4 帧同步码滑动窗口识别示意图
15－4
图15-4中虚线框就是由单片机U509（89C2051）控制的一个7位的滑动窗口，这个窗口是固定不动的，但输入的NRZ码在位同步提取电路提取出来的位同步信号的控制下，逐位向前移动，如图15-4（a）所示，该时刻移入滑动窗口的7位码与帧同步码不同，所以帧同步码识别电路没有输出，而当该序列再右移一位（如图15-4（b）所示）之后，移入滑动窗口的7位码与帧同步码完全相同，此时帧同步码识别电路才会有一致脉冲输出。 不难看出，若信息数据中含有与帧同步码完全相同的码元序列，则系统将进入错误的同步维持状态，由于在这里是连续传输以24位为周期的周期信号，所以此状态将维持下去。但在实际的信息传输中不会连续传输这种周期信号，因此连续几帧都输出假识别信号的概率极小，所以这种错误的同步维持状态存在的时间是短暂的。 在本实验中，帧同步识别器第一次识别到的与帧同步码相同的码元序列被认为一定就是正确的帧同步码而不会是与帧同步码完全相同的数据（因为当各模块上电复位后NRZ码是从第一位开始输入帧同步识别电路的，而帧同步集中插入在NRZ码的第二位至第八位，所以帧同步识别电路第一次识别到的与帧同步码相同的码元序列一定就是正确的帧同步码）。此后只要识别器输出一致脉冲信号，就将该信号延迟24位以后再与第一次识别到的帧同步信号比较，若相位相同，则输出正确的帧同步信号，若相位不同，则判断为假识别信号，给予滤除。 帧同步输出S504BNI/OTP504TPVCC20191817161514131211U50989C2051VCCRSTP17P3.0P16P3.0P15XTAL2P14XTAL1P13P32P12P33P11P34P10P35P37GND12345678910RSTXTALBSNRZ1-INI/OTP508TP假识别输出S503BN 图15-5 帧同步电路原理图 五、实验步骤 1． 将信号源模块、同步信号提取模块小心地固定在主机箱中，确保电源接触良好。 2． 插上电源线，打开主机箱右侧的交流开关，再分别按下两个模块中的开关POWER1、POWER2，对应的发光二极管LED001、LED002、D500、D501发光，按一下信号源模块的复位键，两个模块均开始工作。 3． 将信号源模块输出的NRZ码设置为01110010 10101010 10101010，将信号源位同步信号的频率设置为15.625KHz，将同步信号提取模块的拨码开关SW501的第一位拨上，15－5 即将数字锁相环的本振频率设置为15.625KHz。
4． 将信号源模块产生的NRZ码送入同步信号提取模块的信号输入点“NRZ1-IN”，用示
波器双踪同时观察信号输出点“帧同步输出”的波形与送入的NRZ码的波形。 5． 将信号源输出的NRZ码设置为01110010 10101010 01110010，用示波器双踪同时观察
信号输出点“帧同步输出”与“假识别输出”的波形，比较两个波形的差异。（应可以看到，信号输出点“假识别输出”输出的信号中包含了两个脉冲，这是因为数据信号中包含了与帧同步码相同的码组，所以帧同步提取电路提取出了两个脉冲，但经过假识别保护电路后，从信号输出点“帧同步输出”输出的信号中就只包含正确的帧同步信号了）。
六、输入、输出点参考说明
1． 输入点参考说明
NRZ1-IN：NRZ码输入点。 2． 输出点参考说明
帧同步输出：提取的帧同步信号输出点。
假识别输出：当数据信号中含有与帧同步码相同的码组时，假帧同步信号输出点。 3． 拨码开关SW501的1、2、3、4位分别对应数字锁相环的15.625KHz、10KHz、8KHz、
4KHz四种本振频率。
七、实验思考题
1． 根据实验结果，画出处于同步状态及失步状态时电路各点的波形。 2． 假识别保护电路是如何使假识别信号不形成假同步信号的？
3． 假识别保护电路是如何保护识别器避免假识别正确的帧同步信号的？
4． 试设计一个后方保护电路，使识别器连续两帧有信号输出且这两个识别脉冲的时间
间隔为一帧的时候，同步器由失步态转为同步态。
八、实验报告要求
1． 分析实验电路的工作原理，叙述其工作过程。
2． 根据实验测试记录，在坐标纸上画出各测量点的波形图。 3． 对实验讨论思考题加以分析，并画出原理图与工作波形图。
4． 分析电路输出假识别信号的原因及假同步保护电路消除假识别的机理。 5． 分析电路假识别正确的帧同步信号的原因和假同步保护电路的工作原理。
15－6