常州大学本科生毕业设计（论文）
7 结论
通过本课题的研究，我的体会很多也很深，我以前没有对正弦波发生器进行系统的研究，在本次独立完成设计的过程中，我遇到了很多问题，也走了很多弯路，还好最后终于通过自己的努力得到了理想的结果。通过本课题，我对EDA技术和FPGA技术有了更进一步的理解，掌握了FPGA的层次化设计电路的方法，掌握了用VHDL语言编写各个功能模块并通过波形确定电路设计是否正确。掌握了下载验到目标器件的过程。
课题中遇到的问题很多，有一些是比较基础的，但由于接触不多，还是遇到了不少麻烦，例如数码管的扫描频率，刚开始时数码管不显示，我找了很多原因都没想到是扫描频率的问题，浪费了很多时间。还有分频的时候，看过很多分频的电路程序，但那些并不是都可以实现准确的分频，需要通过波形进行验证。还有计数器的设计，我用了很长时间才编写出来。但是经过了这么多的锻炼，现在再看这些问题，就觉得没有那么难了，我想这就是我得到的最大收获。
总之，这次课题研究给我一个很好的机会，使我受益匪浅，我相信这对我以后的学习和工作都会有很大的帮助。
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常州大学本科生毕业设计（论文）
参考文献
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[12]J.Bhasker著，徐振林等译.Verilog HDL硬件描述语言.北京：机械工业出版社，2000 [13]刘明业，将敬旗，刁岚松等译.硬件描述语言Verilog.北京：清华大学出版社，2008 [14]侯伯亨，顾新.VHDL硬件描述语言与数字逻辑电路设计.西安：西安电子科技大学出版社，2008
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常州大学本科生毕业设计（论文）
致 谢
历时将近两个月的时间终于将这篇论文写完，在论文的写作过程中遇到了无数的困难和障碍，都在同学和老师的帮助下度过了。尤其要强烈感谢我的论文指导老师—朱正伟教授，他对我进行了无私的指导和帮助，不厌其烦的帮助进行论文的修改和改进。另外，在校图书馆查找资料的时候，图书馆的老师也给我提供了很多方面的支持与帮助。在此向帮助和指导过我的各位老师表示最中心的感谢！
感谢这篇论文所涉及到的各位学者。本文引用了数位学者的研究文献，如果没有各位学者的研究成果的帮助和启发，我将很难完成本篇论文的写作。
感谢我的同学和朋友，在我写论文的过程中给予我了很多你问素材，还在论文的撰写和排版灯过程中提供热情的帮助。 由于我的学术水平有限，所写论文难免有不足之处，恳请各位老师和学友批评和指正！
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附 录
1. 主控模块 library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity control is port(
rst_n : in std_logic; clk : in std_logic; amp_inc : in std_logic; -- 幅度增加信号 amp_dec : in std_logic; -- 幅度减小信号 fre_inc : in std_logic; -- 频率增加信号 fre_dec : in std_logic; --幅度减小信号 ws : in std_logic; -- 波形选择信号 ws_adj : out integer range 0 to 4; -- 波形选择输出 fre_adj :out integer range 0 to 4; -- 波形频率调整值 amp_adj :out integer range 0 to 4); --波形幅度调整值 end control;
architecture Behavioral of control is signal amp_inc_tmp : std_logic; -- 输入和输出信号的缓存信号 signal amp_dec_tmp : std_logic; signal fre_inc_tmp : std_logic; signal fre_dec_tmp : std_logic; signal ws_tmp : std_logic;
signal ws_out : integer range 0 to 4; signal fre_out : integer range 0 to 4; signal amp_out : integer range 0 to 4;
begin
process(clk) begin
if (rst_n = '0') then amp_out <= 0; fre_out <= 1;
elsif rising_edge(clk) then amp_inc_tmp <= amp_inc; -- 把输入信号进行延迟 amp_dec_tmp <= amp_dec; fre_inc_tmp <= fre_inc; fre_dec_tmp <= fre_dec; ws_tmp <= ws;
if amp_inc = '0' and amp_inc_tmp = '1' and amp_out < 3 then -- 下降沿触发，在0到3之间变化
amp_out <= amp_out+1;
elsif amp_dec = '0' and amp_dec_tmp = '1' and amp_out > 0 then
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amp_out <= amp_out-1; else NULL; end if;
if fre_inc = '0' and fre_inc_tmp = '1' and fre_out < 3 then -- 下降沿触发，在1到3之间变化
fre_out <= fre_out+1;
elsif fre_dec = '0' and fre_dec_tmp = '1' and fre_out > 1 then fre_out <= fre_out-1; else NULL; end if;
if ws = '0' and ws_tmp = '1' and ws_out < 3 then -- 下降沿触发，在0到2之间变化
ws_out <= ws_out+1;
elsif ws = '0' and ws_tmp = '1' and ws_out = 3 then ws_out <= 0; else NULL; end if; end if; end process;
fre_adj <= fre_out; -- 将缓存信号输出 amp_adj <= amp_out; ws_adj <= ws_out;
end Behavioral;
2. 时钟分频模块 library ieee;
use ieee.std_logic_1164.all; --50K分频 use ieee.std_logic_unsigned.all; entity fenpin_50k is
port( clk: in std_logic; q:out std_logic); end;
architecture one of fenpin_50k is signal full:std_logic; begin
reg: process(clk，full)
variable cnt:std_logic_vector(15 downto 0):=\ begin
if clk'event and clk ='1' then
if cnt =\ --8分频0111 ；4分频0011。
cnt :=\ else cnt:=cnt+1; end if;
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