6. 选择ddr2器件的时钟范围，主要的型号
7. 参数如下设置，点击next
8. 设置端口位宽为128bit，也可以设置64bit、32etc
Map方式的选择顺序映射表如下设置，后面两个页面的设置均为next下一步，默认即可
9. 这里面显示的配置信息内容如下：（可以核对设置是否正确）
10. clik next，clik gen生成IP核，关闭弹出的窗口，可以看见生成好的MIG，
这里为3.1版本，11.3以上的版本为3.2
11. 注意设置：下面的页面为ddr2参数的设置，如用其他ddr2类型参数可
以在datasheet中找到设置即可。
12. 刚刚设置后CORE GEN生成的文件目录如下：
（1） 对于example_design为用户测试使用测试功能参见ug388文件的
debug部分
（2） User_design为用户实际使用的工程，里面有源文件以及基础的约束文
件(我们开发主要应用这里的东西)
说明：在example的文件下里的chipscope工程可以直接用来仿真，而且里面提供编译的批量处理文件。这样很方便的运行逻辑，然后下载chipscope仿真即可。而且测试工作方式很全面。
软件设计
1. 时序说明
使用说明：
1. 如框图所示对于用户端口有单独的cmd指令端口，对于指令的操作类似于fifo的控制模式，其深度为4_deepth
主要信号功能描述
************************CMD 指令部分*********************
.c3_p0_arb_en(1'b1), //注意仲裁使能引入为高电平 .c3_p0_cmd_clk(c3_clk0), //c3_p0_cmd_clk
.c3_p0_cmd_en(c3_p0_cmd_en), //CMD时能en、高有效
.c3_p0_cmd_instr(c3_p0_cmd_instr), //为3bit命令接口如3’b000写命令
当然这里也支持数据刷新，我们为自动刷新，控制字参考UG388的用户接口说明
.c3_p0_cmd_bl(c3_p0_cmd_bl), //64深度的fifo向ddr2搬运的数据数量
里最多为64个和fifo深度想通
.c3_p0_cmd_byte_addr(c3_p0_cmd_byte_addr), //32map地址如软件测试 .c3_p0_cmd_empty(c3_p0_cmd_empty), //高有效空flag .c3_p0_cmd_full(c3_p0_cmd_full), //高有效满flag