河南科技大学本科毕业设计（论文）
§2.1.2调制指数控制字分析及MATLAB仿真
由已调幅波的振幅定义
ka为比例常数,因此,已调波可以用下式表示:
式中 ma=kaUΩM/UCM为调制指数。
在图1中设数模转换的位数为l, 乘法器取l×l 位 , 在波形查找表 1、2中存储标准波形U b = UM cost, UM为数模转换输出的最大振幅 ,设载波幅度控制字
Ac= UCM/UM,
调制指数控制字AΩ=maUCM/UM,则
UAM(t)=UM(Ac+AΩcoΩs t)cosωt 所以DDS调幅信号序列表达式
且调幅指数
ma=AΩUM/UCM
为了便于 Matlab6.5仿真 ,令P0=1024 ,fr=4000Hz,l=10 ,显然只要改变频率控制字,载波幅度控制字 ,调制指数控制字就可得到符合自己要求的调制波 。图2上图给出了取载波频率为200Hz(kc=51),调制频率为20Hz(Z =4,kΩ=20),调幅指数为0.9的波形图和频谱图 。图2下图给出了取载波频率为100Hz(kc=26),调制频率为6Hz(Z=15,kΩ=23),调幅指数为1.0的波形图和频谱图 , 此频谱结构与其他方法合成的调频信号的频谱结构是一致的 。
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图 2 MA TLAB 仿真图
§2.1.3 DDS-AM波FPGA设计及实验
图3给出了DDS调幅信号发生器的核心QuartusIIFPGA设计电路图。图中add1、add2是12bit加法器和12bitD寄存器dff1、dff2
分别构成调制波相位累加器、载波相位累加器。每一个时钟,相位累加器累加频率控制字,产 生 波 形 查 找 表 地 址,rom1存储载波波形数据,rom 2存储调制波形数据,均为4K×10bit的余弦波。每一个调制信号系统时钟 zclk调制波相位累加器累加一次,rom2输出数据与 调制 指 数 控 制 字Am[9 .. 0]相乘,输出数据dm[17 ...0],取高10bit与载波幅度控制字Ac[9 ...0]在 add3中相加,add3输出一个10bit数的结果,mult2为8bit×10bit的乘法器,其作用是把add3输出结果与rom1输出数据相乘
得到已调制信号的离散序列,再经过data_conversion模块转换成 DAC器件的数据格式输出,完成整个调制过程。在系统时钟为100 MHz时,为确保调制波形不失真,一周取10个点,载波频率可达10 MHz,调制信号频率范围可达0～100kHz,调制指数范围可自0(未调制 )到1(百分百调幅 )。
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图3 DDS-AM的FPGA设计
为了简化仿真和实验,取全局时钟频率1.5MHz,设置载波频率取为 100kHz,调制信号取1.6kHz,调制指数为0.5,相位累加器、rom有效数据和数模转化位数都为8bit。
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§2.2 FPGA软件设计思想
§2.2.1 DDS的工作原理
直接数字频率合成技术是根据奈奎斯特取样定理，从连续信号的相位Φ出发将一个信号取样、量化、编码，形成一个信号函数表，存于ROM 中。合成时，通过改变相位累加器的频率控制字，来改变相位增量，而相位增量的不同将导致一个周期内取样点的不同，从而改变频率[6]。在采样频率不变
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的情况下，通过改变相位累加器的频率控制字，将这种变化的相位/幅值量化的数字信号通过D/A变换及LPF（Low-pass Filter 低通滤波器）即可得到合成的相位变化的模拟信号频率[16]。
时钟信号Fclk频率控制字Kn为相位累加器ROM查找表D/A转换LPF低通滤波器输出F图3-1 DDS的基本结构图
DDS 的基本结构如图所示，主要由相位累加器、波形ROM、DAC 以及低通滤波器等组成。N位相位累加器在取样时钟的控制下与频率控制字K 所决定的相位增量相加；相位累加器的高位输出作为波形ROM 的地址，实现波形相位到幅值的转换；波形数据经DAC 转换成模拟量，通过滤波器输出相对平滑的波形。本设计就是运用DDS技术做的信号发生器。
§2.2.2 软件设计原理总图
以下图4-2是FPGA部分软件总原理框图
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fenpin160clk40clk8rxd3clkrxsig1q[7..0]changeL1[1..0]rstdin[7..0]r_readybo1[1..0]px3[8..0]pd1[2..0]fd2[6..0]L3[6..0]OptionValueLocationPIN_222inst11INPUTVCCinst6instGNDrsrOptionValueLocationPIN_29pll5_2fenpin3pinxuanclk8clkn[2..0]dclkdizhiL2[11..0]rstn[8..0]clkinst1dout[11..0]m12INPUTVCCinclk0inclk0 frequency: 50.000 MHzOperation Mode: NormalClk RatioPh (dg)DC (%)c012/250.0050.00c0clk40inst9inst5inst3sanjiaoaddress[11..0]clockq[7..0]Cycloneinst7zhengxuanL2[11..0]address[11..0]clockL1[1..0]inst10fangboaddress[11..0]clockq[7..0]q[7..0]xuan3_1sanjiao[7..0]zhengxuan[7..0]fabo[7..0]n[1..0]L3[6..0]dout[7..0]fuzhidin[7..0]clkfuzhi[6..0]inst13dout[7..0]OUTPUTdout[7..0]inst8OptionLocationLocationLocationLocationLocationLocationLocationLocationValuePIN_21PIN_41PIN_128PIN_132PIN_133PIN_134PIN_135PIN_136inst2 图2-6 FPGA设计原理框图
§2.2.3 FPGA软件设计原理
FPGA的软件设计数据的来源是串口由LabVIEW发送来的波形参数，首先做一串口的接收程序，并把接收到的数据转换成波形数据，在这里每一波形数据为7个字节，即七个8位二进制数。每当从串口接收到7个字节，就相当于收到了一组新的波形指令。把这些波形指令解码后波形类型参数送到一个波形选择模块（3选1模块），以选择产生想要波形；频率系数参数送到地址发生器模块，用于地址发生器的地址发生间隔，地址间隔不同频率就不一样；频段参数送到一个频选模块（分频模块），根据频段参数进行分频，就是对地址发生器的地址发生频率进行分频，频段越高，频率越小，分别为10分频，100分频，1000分频，10000分频，100000分频，1000000分频，对应着频段200KHz，20KHz，2KHz，200Hz，20Hz，2Hz；峰峰值参数送到幅值模块，由于 ROM查询表里的波形数据为最大数据，因此幅值模块相当于一个除法器，根据峰峰值参数来得到正确的峰峰值。这就是整个FPGA部分的设计思想[17]。
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