据，那么PC+1就能读取完整的一条指令），另外还有绝对跳转需要的PC = (PC & 0xF000) | address，beq和bne指令所需的PC = PC + 1 + offset。
设计模块要求模块完成的功能尽量单一，模块的功能定义要清楚，上面跳转所需的address，判断所需的offset都是从指令中提取的，全部设计到PC寄存器模块中来，会使设计一下子变得复杂。在实现PC寄存器模块时，需要更多的外部信息，从而使顶层设计的修改会影响到子电路。所以PC寄存器就是由输入输出端口和一个寄存器组成，其余部分要放到控制逻辑和顶层设计中去。 5，总结
ALU暂时可以仅实现ADD，SUB，AND，OR以及移位，比较运算，将来再扩展更多功能。（对于各种运算单元有两种办法实现，其一是自己用基本的与或非门电路搭建，其二是直接使用QuartusII的MegaWizard库实现）。
PC寄存器的实现也很简单，基本在前面的基础上，完成一个ALU和一个PC寄存器不会遇到任何困难，我们这里关注的是模块的划分，模块功能的定义，高内聚，低耦合的设计不只是软件设计中提倡的，这也是硬件设计中推荐的。 原来很多道理是相通的
数据存储在RAM里，程序存储在ROM里，这是大家经常听到的，那么怎么设计一个存储数据的RAM和一个存储程序的ROM呢？这里我们就来亲手试验一下。
有一点要说明的QuartusII中提供的ROM和Logisim中提供的ROM模块有一点点不同，他们相差一根时钟线，虽然只有这一点不同，但却是很重要的一点，这就涉及到了一个组合逻辑实现的ROM与时序逻辑实现的ROM的区别。
这里给出了QuartusII中的两种实现方式，一种是用库中提供的模块，另一种是组合逻辑的实现方式，关于两者的不同究竟会产生怎样的影响，后面我们再详细讨论。 第六步：实现一个RAM
直接上图吧，基本操作的问题不多叙述了，有问题的话请查看前面的学习或者参考QuartusII的教程。
第七步：ROM的实现 用组合逻辑实现ROM的方法
用组合逻辑实现的ROM其本质是电路，如果感觉难以理解，你可以认为你的程序就是一堆门电路按某种顺序排列表示出来的，而不是存在真正意义的存储器当中，我们写程序的时候其实是搭建了一个电路。 这里给出一种实现方法
这是一个16个字的16位ROM，是用选择器实现的（前面说过了选择器是个有用的好东西）， 由于只有16个存储单元，所以4位地址就能表示出来，ROM中的内容就是接到选择器data0x到data15x上的数据，每一次对ROM的编程写入，就是将综合的电路下载到FPGA实验板中。
2，用时序电路实现ROM
实际的ROM应该是可以在系统编程的，也就是说不改变电路结构，能够把程序写入ROM。 在QuartusII软件中库提供的ROM是时序电路实现的，我们时序电路实现的ROM跟RAM的形式是一样的，看图就知道了。
其实在QuartusII中ROM也是通过一个RAM实现的，引入的ROM中有这样的代码 ……
COMPONENT altsyncram GENERIC (
clock_enable_input_a : STRING; clock_enable_output_a : STRING; init_file : STRING; ……
widthad_a : NATURAL; width_a : NATURAL; width_byteena_a : NATURAL ); PORT (
clock0 : IN STD_LOGIC ;
address_a : IN STD_LOGIC_VECTOR (7 DOWNTO 0); q_a : OUT STD_LOGIC_VECTOR (15 DOWNTO 0) );
END COMPONENT; ……
这里altsyncram经过封装，也就是MegaWizard的配置，引出相应的引脚，就成了一个ROM模块交给我们，在我们设计中调用了（上面是一段VHDL语言的代码，关于VHDL语言就不在这里详细介绍了）。
最后需要注意的是这个ROM模块用到我们顶层设计的时候不能用CPU的时钟，而是单独为其提供一个刷新输出数据的高速时钟。在介绍完整个CPU后，我们会把这样做的原因连
同说明组合逻辑与时序逻辑实现ROM的不同一起讨论。当然如果你现在有兴趣可以在自己的CPU设计中使用这个ROM模块的时候为其加上CPU的时钟，看看效果。 1，再次推荐使用库
在设计中，推荐大家使用库中的模块，因为库中的模块都是经过精心设计验证好的电路，并在长期的设计实践中反复验证的成熟方案，另外还有可能经过了专门的优化。
比如下面我们将用到一个比较典型的模块——选择器，选择器的一个比较典型的应用是根据已知逻辑关系，通过选择通路数据得出电路，就是说如果知道真值表的话，选择的通路设定为常量，选择开关为输入的逻辑值，通过这种类似解码的电路结构很容易的实现组合逻辑的功能，并且在程序、电路结构上有很好的可读性，结构也很清晰。 在下面控制逻辑开关表中，我们就使用了这种方法。 2，推荐的指令实现顺序
这里给一个推荐指令的实现顺序： lui和ori指令 andi和addi指令 R指令 j指令
beq，bne，lw和sw指令 3，顶层设计的条理
按照老师课上讲的CPU的几个模块，大致也为顶层设计划分出几块来，每一块的核心是前面设计的模块电路，由于要增加控制逻辑以及对输入数据进行处理，信号进入模块前，先通过选择端连接控制逻辑的选择器，根据指令不同，控制逻辑打开关闭不同的开关，控制选择输入每个模块的数据。 大致的示意图为
这样模块间数据是各个核心模块的输出，由于核心模块是采用的标准的库模块设计的，其输出数据的形式是标准的易被多数人接受的，从而使我们不必更多的考虑分块间数据的表示形式，无需再依赖更多的外部信息。
顶层设计是由这样一个一个的分块电路组成的，这是整个顶层设计图
其中输入选择都是由选择器实现的，可见选择器在设计中的应用是十分频繁的。
接下来对于一条条的指令，就是控制一个个选择器选择哪个数据输入到模块中了，控制逻辑就是把指令译码为一个个的通路选择开关。
我们把各部分模块控制参数的信息集中到这里，各个控制位的设定情况可以通过下表得出：
根据表中的信息，控制逻辑开关表电路也是用一个选择器实现，下图中给出了一个实现方法，图中可以清晰的从表中的位开关设置找到对应的数据位。