连接总线，重新产生布线：
（6）为BRAM在AXI总线上创建地址空间。
编辑Address Editor >Auto Assign Address
（7）使设计有效化
（8）双击blk_mem模块，点击Port A和Port B选项卡，看数据的宽度的深度，此时已经自动变为64bits宽度。
（9） 保存BD文件，创建 HDL Wrapper文件，选择Generate Bitstream。
没使用PL部分，则不用引脚分配，PS部分的引脚在配置时已经指定。
9. 技巧
9.1 使用语言模板
在Vivado文本/代码编辑窗口中，点击
显示语言模板窗口（Language ）
9.2 分析工具
ISE工具：ChipScop Pro Analyzer
See the ChipScope Pro Software and Cores User Guide (UG029)for more information about debugging an ISE Design Suite project.
http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_6/chipscope_pro_sw_cores_ug029.pdf
Vivado工具：Vivado Lab Tool
Programming and Debugging(UG908) [Ref 17]for more information.
10 逻辑分析仪Debugging Logic Designs in Hardware
在设计中使用调试核，则可以在硬件中运行时间逻辑分析器来调试设计。有两种方法： ? ChipScope? Pro Analyzer: used with ICON v1.x, ILA v1.x, VIO v1.x, and IBERT v2.x debug cores.
? Vivado? logic analyzer feature: used with new ILA v3.x, VIO v3.x, JTAG-to-AXI Master, and IBERT 7 Series GTH/GTP/GTX/GTZ v3.x debug cores.
1）使用网络插入的方法来调试