PCB印制电路板设计原则和抗干扰
——徐武
印制电路板(PCB)是电子产品中电路元件和器件的支撑件．它提供电路元件和器件之间的电气连接。随着电于技术的飞速发展，PGB的密度越来越高。PCB设计的好坏对抗干扰能力影响很大．因此，在进行PCB设计时．必须遵守PCB设计的一般原则，并应符合抗干扰设计的要求。
PCB设计的一般原则
要使电子电路获得最佳性能，元器件的布且及导线的布设是很重要的。为了设计质量好、造价低的PCB应遵循以下一般原则： 1. 布局
首先，要考虑PCB尺寸大小。PCB尺寸过大时，印制线条长，阻抗增加，抗噪声能力下降，成本也增加；过小，则散热不好，且邻近线条易受干扰。在确定PCB尺寸后．再确定特殊元件的位置。最后，根据电路的功能单元，对电路的全部元器件进行布局。在确定特殊元件的位置时要遵守以下原则：
(1)尽可能缩短高频元器件之间的连线，设法减少它们的分布参数和相互间的电磁干扰。易受干扰的元器件不能相互挨得太近，输入和输出元件应尽量远离。 (2)某些元器件或导线之间可能有较高的电位差，应加大它们之间的距离，以免放电引出意外短路。带高电压的元器件应尽量布置在调试时手不易触及的地方。
(3)重量超过15g的元器件、应当用支架加以固定，然后焊接。那些又大又重、发热量多的元器件，不宜装在印制板上，而应装在整机的机箱底板上，且应考虑散热问题。热敏元件应远离发热元件。(4)对于电位器、可调电感线圈、可变电容器、微动开关等可调元件的布局应考虑整机的结构要求。若是机内调节，应放在印制板上方便于调节的地方；若是机外调节，其位置要与调节旋钮在机箱面板上的位置相适应。(5)应留出印制扳定位孔及固定支架所占用的位置。
根据电路的功能单元．对电路的全部元器件进行布局时，要符合以下原则： (1) 按照电路的流程安排各个功能电路单元的位置，使布局便于信号流通，并使信号尽可能保持一致的方向。
(2) 以每个功能电路的核心元件为中心，围绕它来进行布局。元器件应均匀、整齐、紧凑地排列在PCB上．尽量减少和缩短各元器件之间的引线和连接。 (3) 在高频下工作的电路，要考虑元器件之间的分布参数。一般电路应尽可能使元器件平行排列。这样，不但美观．而且装焊容易．易于批量生产。 (4) 位于电路板边缘的元器件，离电路板边缘一般不小于2mm。电路板的最佳形状为矩形。长宽比为3：2成4：3。电路板面尺寸大于200x150mm时．应考虑电路板所受的机械强度。 2．布线
布线的原则如下；(1)输入输出端用的 导线应尽量避免相邻平行。最好加线间地线，以免发生反馈藕合。(2)印制摄导线的最小宽度主要由导线与 绝缘基扳间的粘附强度和流过它们的电流值决定。当铜箔厚度为 0.05mm、宽度为 1 ~ 15mm 时．通过 2A 的电流，温度不会高于3℃，因此．导线宽度为1.5mm可满
足要求。对于集成电路，尤其是数字电路，通常选 0.02~0.3mm导线宽度。当然，只要允许，还是尽可能用宽线．尤其是电源线和地线。
导线的最小间距主要由最坏情况下的线间绝缘电阻和击穿电压决定。对于集成电路，尤其是数字电路， 只要工艺允许，可使间距小至5~8mm。(3)印制导线 拐弯处一般取圆弧形，而直角或夹角在高频电路中会 影响电气性能。此外，尽量避免使用大面积铜箔，否则．长时间受热时，易发生铜箔膨胀和脱落现象。必须 用大面积铜箔时，最好用栅格状．这样有利于排除铜箔与基板间粘合剂受热产生的挥发性气体。 3.焊盘
焊盘中心孔要比器件引线直径稍大一些。焊盘太大易形成虚焊。焊盘外径D一般不小于(d+1.2)mm，其中d为引线孔径。对高密度的数字电路，焊盘最小直径可取(d+1.0)mm。
PCB及电路抗干扰措施
印制电路板的抗干扰设计与具体电路有着密切的关系，这里仅就PCB抗干扰设计的几项常用措施做一些说明。 1.电源线设计
根据印制线路板电流的大小，尽量加租电源线宽度，减少环路电阻。同时、使电源线、地线的走向和数据传递的方向一致，这样有助于增强抗噪声能力。 2．地线设计
地 线设计的原则是；(1)数字地与模拟地分开。若线路板上既有逻辑电路又有线性电路，应使它们尽量分开。低频电路的地应尽量采用单点并联接地，实际布线有困难时可部分串联后再并联接地。高频电路宜采用多点串联接地，地线应短而租，高频元件周围尽量用栅格状大面积地箔。(2)接地线应尽量加粗。若接地线用很纫的线条，则接地电位随电流的变化而变化，使抗噪性能降低。因此应将接地线加粗，使它能通过三倍于印制板上的允许电流。如有可能，接地线应在2~3mm以上。(3)接地线构成闭环路。只由数字电路组成的印制板，其接地电路布成团环路大多能提高抗噪声能力。 3.退藕电容配置
PCB设计的常规做法之一是在印制板的各个关键部位配置适当的退藕电容。退藕电容的一般配置原则是：(1)电源输入端跨接 10~100uf的电解电容器。如有可能，接100uF以上的更好。(2)原则上每个集成电路芯片都应布置一个 0.01pF的瓷片电容，如遇印制板空隙不够，可每4~8个芯片布置一个1-10pF的钽电容。(3)对于抗噪能力弱、关断时电源变化大的器件，如 RAM、ROM存储器件，应在芯片的电源线和地线之间直接接入退藕电容。(4)电容引线不能太长，尤其是高频旁路电容不能有引线。此外，还应注意以下两点：(1在印制板中有接触器、继电器、按钮等元件时．操作它们时均会产生较大火花放电，必须采用附图所示的 RC 电路来吸收放电电流。一般 R 取 1-2K，C取2.2-47UF。(2)CMOS的输入阻抗很高，且易受感应，因此在使用时对不用端要接地或接正电源。 集成系统PCB板设计的新技术(转贴) 目前的电子设计大多是集成系统级设计，整个项目中既包含硬件整机设计又包含软件开发。这种技术特点向电子工程师提出了新的挑战。首先，如何在设计早期将系统软硬件功能划分得比较合理，形成有效的功能结构框架，以避免冗余循环
过程；其次，如何在短时间内设计出高性能高可靠的PCB板。因为软件的开发很大程度上依赖硬件的实现，只有保证整机设计一次通过，才会更有效的缩短设计周期。本文论述在新的技术背景下，系统板级设计的新特点及新策略。
众所周知，电子技术的发展日新月异，而这种变化的根源，主要一个因素来自芯片技术的进步。半导体工艺日趋物理极限，现已达到深亚微米水平，超大规模电路成为芯片发展主流。而这种工艺和规模的变化又带来了许多新的电子设计瓶颈，遍及整个电子业。板级设计也受到了很大的冲击，最明显的一个变化是芯片封装的种类极大丰富，如BGA，TQFP，PLCC等封装类型的涌现；其次，高密度引脚封装及小型化封装成为一种时尚，以期实现整机产品小型化，如：MCM技术的广泛应用。另外，芯片工作频率的提高，使系统工作频率的提高成为可能。 而这些变化必然给板级设计带来许多问题和挑战。首先，由于高密度引脚及引脚尺寸日趋物理极限，导致低的布通率；其次，由于系统时钟频率的提高，引起的时序及信号完整性问题；第三，工程师希望能在PC平台上用更好的工具完成复杂的高性能的设计。由此，我们不难看出，PCB板设计有以下三种趋势： ---高速数字电路(即高时钟频率及快速边沿)的设计成为主流。
---产品小型化及高性能必须面对在同一块板上由于混合信号设计技术(即数字、模拟及射频混合设计)所带来的分布效应问题。
---设计难度的提高，导致传统的设计流程及设计方法，以及PC上的CAD工具很难胜任当前的技术挑战，因此，EDA软件工具平台从UNIX转移到NT平台成为业界公认的一种趋势。
高速数字系统PCB板解决方案
一般情况下，当信号的互连延迟大于边沿信号翻转阀值时间的20%时，板上的信号导线就会显示出传输线效应，即连线不再是显示集总参数的单纯的导线性能，而是呈现分布参数效应，这种设计即为高速设计。 在高速数字系统设计中，设计者必须解决由寄生参数所导致的错误翻转及信号失真问题－即时序和信号完整性问题。目前这也是高速电路设计者必须解决的瓶颈问题。
传统的物理规则驱动
我们可以发现在传统的高速电路设计中，电气规则设定和物理规则设定是分开的。这就带来了以下的缺陷：
---在设计早期工程师不得不花费很多精力进行详尽的前后端(即，逻辑建立－物理实现)分析，以规划出满足电气需求的物理布线策略。
---高速效应是一个复杂的课题，不能简单的通过布线长度及并行线的控制达到预期的效果。
---设计者必然会面对这样的困境，带有假象成分的物理规则在实际布线中根本不适用，他不得不反复进行规则修改，使其具有实用价值
---当布线完成之后，可以用后验证工具进行分析。但如果发现问题，工程师必须返回到设计中，进行结构或规则的调整。这是一个循环的冗余过程。必然会影响产品上市时间。
---当设计中仅有几根或几十根关键线网时，物理规则驱动可以很好的完成设计任务；但当设计中几百根，甚至几千根线网时，物理规则驱动的方法就根本无法胜任设计任务。
电子技术的发展呼唤新方法、新工具出现，来解决设计面临的瓶颈问题。为解决物理规则驱动高速设计的缺陷，业界从事高速数字电路设计EDA工具研发的有识之士，在三年前提出了实时电气规则驱动物理布局布线的构想，从设计思想上对高速数字设计流程进行了改革。 全新的电气规则驱动：互连综合
---互联综合是实时电气规则驱动方法的一个典型术语，即在物理布局布线过程中，互联综合器实时根据电气规则约束条件，进行分析，提取出满足设计者要求的布线策略，使设计一次通过成功。这种方法通过互联综合将电气需求和物理实现精确的集成起来，从根本上消除物理规则驱动方法的缺陷。 互联综合流程如下：
---在工具中输入噪声约束及时序约束规则； ---时序控制布局，使之满足时序约束要求； ---执行信号完整性预优化；
---板级综合，确保关键线网满足电气需求； ---完成普通线网的布线； ---布线综合优化。
通过电气规则驱动的方法就能有效的在设计布局布线之前进行质量评估，检测信号失真情况，确定匹配的线网拓扑结构及恰当的终端匹配结构和阻值。在完成布局布线后，可进行后验证，用软件示波器直观的检测波形。对于这时所发现的时序及失真问题，可用布线综合优化功能予以解决。 黄金工具组合及设计流程
现在有许多EDA厂商均可以提供高速系统PCB设计的EDA工具，帮助用户在这一领域中有效的提高设计质量，缩短设计周期。在应用电气规则驱动方法的EDA系统板级工具中最具代表性的当数美国MentorGraphics 公司ICX软件包。它最早提出了互联综合概念，也是目前业界最成熟的工具组合。该软件包有目前业界流行的即插即用的特点，它可以集成在许多厂商的PCB经典EDA设计流程中。
混合信号设计解决方案
由于设计小型化成为时尚，消费者需要高性能、低价位的商品，厂商为适应市场竞争，要求研发人员在尽可能短的时间内，开发出不同种类、不同功能配置的高性能低成本的产品，占领市场。这就带给设计者许多新的设计挑战。例如：在同一块基板上利用数模混合技术，甚至射频技术，来实现设计小型化及提高产品功能的目的。风靡世界的手机就是一个最典型的例子。业界同样已有相应的解决方案－设计小组、并行设计、派生及设计复用是最典型的策略。
传统的串行设计
即电子工程师在完成全部前端电路设计之后，转交给物理板级设计者完成后端实现。设计周期是电路设计及板级设计时间之和。 新颖的并行设计 在小型化成为设计主流思想及混合技术被广泛采纳之后，串行设计方法就有些落伍了。我们必须从设计方法上进行革新，同时利用功能强大的EDA工具来辅助设计者进行设计，才能适应及时上市的要求。众所周知，我们每个人不可能成为所有领域的专家，也不可能在短时间内将所有工作完成得最好、最快。设计小组的概念，在这种背景下提出，并得以广泛的应用。目前许多公司均采取设计小
组的方法，合作进行产品开发。
即根据设计复杂程度及功能模块的不同，将整个设计划分成不同功能BLOCK块，由不同的设计开发人员并行进行逻辑电路和PCB板设计；然后在设计顶层，将各个BLOCK块最终的设计结果，以“器件”的
方式调入，合成一块整板设计。这种方法称为PCB板设计复用。
通过这种方法我们不难看出，它可以极大的缩短设计周期，设计时间仅为用时最多的BLOCK块的设计时间和后端接口连接处理的时间之和。 工具标准化和第三方工具集成
目前有许多厂商从事电子设计自动化(EDA)工具的开发工作，如Cadence，Synopsis，MentorGraphics为主要的EDA工具供应商；除此之外，还有许多其他EDA厂商。EDA所涉及的领域很广泛，包括网络、通信、计算机、航天航空等。产品则涉及系统板极设计、系统数字/中频模拟/数模混合/射频仿真设计、系统IC/ASIC/FPGA的设计/仿真/验证、软硬件协同设计等。任何一家EDA供应商均很难提供满足各类
用户的不同设计需求的最强的设计流程。从市场占有来看，Cadence的强项产品为IC板图设计和服务，Synopsis的强项产品为逻辑综合,MentorGraphics的强项产品为PCB设计和深亚微米IC设计验证和测试 等。
毫无疑问，现代电子设计越来越依赖EDA工具和技术，EDA厂商则采用产品标准化的方法来适应用户的这种需求，许多设计者在他的设计流程中采取多家公司的强项产品，组成最佳的设计流程。
各EDA厂商纷纷提高自己的强项产品的兼容性和集成第三方产品的能力，来适应用户的潜在需求。
派生技术
以民用产品为主的厂商，为适应不同层次用户的需求，往往需要开发不同功能、不同档次的产品去占有市场。过去针对不同功能的产品开发，我们经常采用不同的设计流程来分别实现，即用不同设计数据生产不同功能的板子来实现产品。缺点是成本加大及设计周期延长，同时增加了产品人为的不可靠因素。 现在许多厂家采用派生技术来解决以上问题，即用同一个设计流程数据派生出不同功能系列的产品，从而达到降低成本、提高质量的目的。 为了适应用户的这种需求，许多EDA厂商均在自己的产品中增加了派生规则检查(DRC)功能，如：MentorGraphics的BoardStation，Zuken－Redac等，以BoardStation为例，它提供了完整的，从前端电
路设计的派生功能模块分配，到后端的物理布局规则检查、产生不同派生产品的元器件清单表、生产加工数据、光绘数据及加工装配图等，从而彻底结束了这类设计困扰。
PROTEL用户注意
以下是我发现的protel的一些bug 1:原理图中，如果使用了有几个部分组成的元件，annotate/reannotate会出错，它更改连接。
2：原理图中，如果在同一个.DDB文件中建立两个包含相同原理图的工程文件,其中有一个工程文件会什么也没有.