时序设计规范 逻辑平台组 Q/ZH.TE/XXXX.XX
图1.6 时钟网络架构
逻辑开发过程中，对时钟资源的设计一般只是将外部时钟资源进行倍频/分频操作，得到系统想要的时钟，时钟BUF等调用都是软件生成的，开发人员一般不操作，需要注意的地方并不多。
1、全局时钟输入管脚为专用管脚，不作为时钟管脚时可以当做普通IO管脚；
2、PLL资源够用的情况下尽量使用PLL，因其为模拟器件，输出时钟的质量（抖动）会更好，同时其输出时钟的个数/类型更多；
3、使用IOSERDES/DDR/SDR等IO块内的资源时，注意调用BUF的类型（应使用BUFIO2等专用资源）；
4、非专用时钟管脚信号也能进入到DCM/PLL，但时钟抖动将增大；
1.1.1.4、IO资源及推荐设计
IO资源指的是靠近输入输出引脚布置的一些专用逻辑资源，XILINX将这类资源命名为Select IO资源，主要包括以下几种：
1、延迟线资源；
2、ILOGIC/OLOGIC资源：主要是SDR或DDR输入输出接口； 3、ISERDES/OSERDES资源：并串转换资源；
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图1.7 Select IO资源结构图
IOdelay资源可用于源同步采样时对数据或时钟路径进行延迟，以匹配建立保持时间。比如说，一般时钟进入FPGA后需上全局网络，其延时比数据大很多，如果在FPGA入口处2者的相位关系已经匹配好，此时就需要使用延迟线资源对数据进行而外延迟，使其与时钟的相位关系利于采样。例化名IODELAY2，详情参考文献2。
ILOGIC是一个SDR/DDR寄存器，常应用于源同步采样，例化名为IDDR2。OLOGIC则正好相反，可用作源同步输出，例化名为ODDR2。2者具体的使用请参考文献2。
图1.8 ILOGIC结构图
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图1.9 OLOGIC结构图
SERDES串并转换模块在某些高速接口常被用到，其能在进入FPGA内部逻辑之前将高速串行信号转换为较低速的并行信号，如500M串行信号输入，经转换为4位并行信号后，速率将为125M，此时再提供给内部逻辑，可提高逻辑设计的可靠性。详细使用方法见参考文献2。
图1.10 ISERDES2结构图
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图1.11 OSERDES2结构图
IO资源的调用能提高资源的利用率，同时也会显著提高时序性能，因为作为专用器件，其性能要比调用CLB逻辑资源高，且其布置在IO口附近，极大降低了布线延迟和困难，因此要尽可能的使用这些资源。
1.1.2、KIRTEX 7
1.1.2.1、CLB结构及推荐设计
与S6一致，略。
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1.1.2.2、BRAM结构及推荐设计
相对于S6,K7的BRAM有了升级，主要有以下几点：
1、最大存储容由18K升级为36K，单个BRAM可配置为位宽为72bit的SDR(simple_dual_port)RAM/ROM;
2、可作为独立的2个18K BRAM使用；
3、所有BRAM资源自带FIFO控制逻辑，不再额外调用CLB资源生成，减少资源消耗及提高时序性能，在FIFO GEN时选择BUITL_IN模式；
4、相邻BRAM之间有专用连线，可以将2个36KRAM合并为1个64KRAM，无需调用其他资源；
1.1.2.3、时钟树结构及推荐设计
7系列产品的时钟树设计有所变化，区域时钟概念得到了增强，主要表现在以下几点： 1、增加BUFR/BUFMR资源，分别为单个区域和多个区域的时钟BUF。时钟信号经过BUFR/BUFMR后，仅对单个区域或多个区域内的时序逻辑有驱动能力，BUFR/BUFMR的好处是，他们离IO管脚比BUFG更近，在处理源同步设计时，一般要对时钟和数据信号进行延时，时钟走BUFG会比数据的路径延时长很多，而IDELAY的延时也是有限制的，所以此时选择区域时钟BUF会更好；
2、取消全局时钟输入管脚GCLK，取而代之的是区域和多区域时钟输入管脚SRCC和MRCC（此管脚也可连到全局时钟资源上，并非只能接到区域时钟资源）；
3、时钟管理单元变为CMT，有1个MMCM和1个PLL组成，PLL仅为MMCM的一个功能子集，因此不再像S6时推荐使用PLL而不选择DCM的建议。PLL的输出有限制，无法介入到IO单元中，因此做一些高速设计的时候应该优先选用MMCM；
1.1.2.4、IO资源及推荐设计
7系列将IO管脚分为HR（High Range，更多电平标准支持）和HP（High Performance，更高性能）两种，两者的差异见下表。另外7系列增加了DCI功能，可以片上调整阻抗匹配，利于布板。其他的地方与S6没有多大的区别。
表1.9 电平标准支持
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