//以上代码实现了unsigned int型数据到格雷码的转换，最高可转换32位自然二进制码，超出32位将溢出。 static int DecimaltoGray( int x) {
return x^(x>>1); }
//以上代码实现了 int型数据到格雷码的转换，最高可转换31位自然二进制码，超出31位将溢出。
上述代码即可用于VC控制程序中，也可以用于单片机控制程序中。在单片机程序设计时，若采用汇编语言编程，可以按相同的原理设计程序；若采用C语言编程，则可以直接利用上述代码，但建议用unsigned int函数。
B)、verilog实现法
module bin_to_gray(clk,rst,bin_in,gray_out); input clk,rst; input [3:0]bin_in; output [3:0]gray_out;
reg [3:0]gray_out;
always @ (posedge clk) begin
if(rst)
gray_out<='bz; else
gray_out<=bin_in^(bin_in>>1); end endmodule
测试模块：
`timescale 1ns/1ps module bin_to_gray_tb; reg clk,rst;
reg [3:0] bin_in; wire [3:0] gray_out;
always #10 clk=~clk;
initial
begin
clk<=0; rst<=0; #20 rst<=1;
#30 rst<=0; #500 $stop; end
always@(posedge clk) begin
if(rst)
bin_in<=0; else
bin_in<=bin_in+1; end
bin_to_gray bin_to_gray1(clk,rst,bin_in,gray_out); endmodule 仿真波形图：
由于在程序中gray_out用寄存器打了一拍（gray_out<=bin_in^(bin_in>>1);） 所以，gray_out的波形要比bin_in延后一拍。
如果想要时钟对其的话，在模块中直接将gray_out定义为wire型， 然后用一句assign gray_out=bin_in^(bin_in>>1);就可以了！
不过似乎在时序逻辑中输出一般都习惯用寄存器打一拍，至于原因，大概是为了信号同步，或者消除毛刺，避免亚稳态的出现吧！这个我还不是很清楚，以后慢慢理解！
关于格雷码的在在verilog设计中的应用，我目前知道的，在FSM的设计中用的比较多些，它与独热码相比更节省资源。当然在FSM中用它的时候不会用二进制码转来转去，直接拿来用就可以。
这里所说的二进制转格雷码主要是在后面设计的异步FIFO中判断空满时用的！ 到时候再说！