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CPU进行判断，若是无信号输入，则返回原数据初始化处；若是有数据输入，则CPU开始调用程序对数据进行分析，并把处理后的数据通过显示器输出。
4.2软件子流程图
4.2.1测量部分
测量软件流程图如图4.2
开始初始化模式选择自动档手动档档位搜索档位选择A/D转换计算实际值END 图4.2 测量软件流程图
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4.2.2输出部分软件流程图
输出部分流程图如图4.3
开始初始化10KHz输出任意输出步进输出送控制字END
图4.3 输出部分（DDS）软件流程图
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潍坊学院专科毕业设计（论文） 第五章 调试（系统测试）过程
5.1测试仪器与设备
测试过程中，用到的主要测试仪器有：
表4-1 测量仪器一览表 序号 1 2 3 4 5 6 7 名称 数字万用表 标准型数字万用表 示波器 示波器 可跟踪直流稳压电源 DDS函数信号发生器 PC机 型号 DT9205 UT50/UT101系列 COS5060CH VP-5564D SS3323 TFG2050 数量 1 1 1 1 1 1 1 备注 3CH 60MHZ 50MHZ 512M内存 5.2 测试过程
系统的调试先分模块进行，最后进行整机调试，以提高调试效率。调试过程如下：
5.2.1分模块调试：
（1）测量部分调试
由于被测电压频带较宽，频率较高，易产生干扰，放大电路在通电瞬间会产生大的电流，需加保护电路。 （2）信号产生部分调试
由于DDS芯片对电压，电流有要求，而且功耗较大，温度会过高，需加保护措施，及加了风扇进行降温。
5.2.2整机系统调试：
有于各模块对电压、电流的要求不同，在整机调试过程中遇到很多问题，需要多个电源供电，有于测量部分和输出部分对信号带宽要求很宽，易产生干扰。
5.3结果分析
各项指标均达到要求，并且大部分指标优于题目要求，测量数据均值理想。 下面是对设计和测量过程中一些误差产生的分析： a、相位截断误差
为了提高频率分辨率，AD9854采用了48－Bit频率控制寄存器，因此其相位累加器的宽度L＝48；另一方面，受ROM存储容量的限制，AD9854不可能嵌入2L
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个幅度表，而是采取了一个折中的方法将ROM表的深度定为2 W（W＝17）。这样，在查表过程中，通常仅取相位累加器的高17位作为索引，从而产生了相位截断误差。但是DDS的输出通常都是正弦信号，因此，它的相位截断具有明显的周期性。尤其是当系统时钟频率是输出正弦波频率的整数倍时，这种周期性就更加明显。这相当于周期性的引入了一个截断误差，最终的影响就是输出信号带有一定的谐波分量。
b、幅度量化误差
在大多数情况下，每个相位对应的幅度值都是一个无限小数，它并不能在ROM中准确地存储。通常ROM表的宽度越大，其存储的数值就越接近真实值。AD9854中ROM表的宽度为12－Bit。与相位截断误差类似，其结果也相当于周期性地引入了一个量化误差，并且当AD9854的系统时钟频率等于正弦波频率的整数倍时，周期性更为明显，因而最终也会带来一定的谐波。 c、D/A输出误差
通常D／A输出信号并不是理想的模拟信号，而是理想信号的一个矩形近似，其频谱是对正弦信号进行周期延拓，而周期则等于DDS的系统时钟周期。例如AD9854的系统时钟为300MHz，若输出一个70MHz的正弦波时，会在230MHz的地方出现谐波分量。 d、参考时钟误差
DDS的基准时钟的性能会很大地影响输出信号的性能。参考时钟的杂散频率会以相同的固定频率偏移传递到DDS的输出。参考时钟的噪声会以同样的方式传递到DDS的输出。DDS输出的参考时钟杂散或噪声的幅度会随着控制字的减小而减小，可以用下式表达：
dBc=-20log(参考时钟频率/DDS输出频率)
如果使用了内置参考时钟倍频器，参考时钟的所有噪声和杂散都会在PLL环路带宽内按照下式放大：
dBc=20log(参考时钟的倍频数，4倍-20倍)
时钟的毛刺和谐波都会有影响。
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总结
本系统完成了题目基本部分和发挥部分的全部内容，在完成的项目中大部分指标优于题目要求，个别指标由于时间有限做得不是非常完善。本系统经测试运行效果良好，达到了预期目的。其性能指标均达到了题目要求，还增添了特色设计音频播放。用SPCE061A 16位单片机实现了该系统不可比拟的优越性，集中体现在实现功能齐全，外围电路简单，时间计算精确，以及可维护性强。其软件编程采用C语言和汇编语言混合编程实现，及两种语言之优点于一体。他们的完美结合简化了编程过程，丰富了编程思想，给开发者带来了极大的方便，使用凌阳单片机开发产品给开发者耳目一新的感觉。
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