北工大学实验学院（论文）
6 总结
本课题研究内容为利用FPGA实现一款8位单周期精简指令集CPU。该CPU能够实现加法，减法，逻辑与和逻辑或运算。同时具备读读取内存，写入内存指令，以及调准指令BEQ和JUMP。通过对CPU的功能分析，QUARTUS II开发工具的学习使用，最终利用FPGA硬件系统实现了设计提出的数字密码锁系统。软件及硬件测试均显示所设计的系统工作正常，能够满足提出的功能要求。 课题研究取得了一些成果，但由于设计中忽视的一些问题，本系统依然存在一些缺陷以及不足之处。主要表现在以下几个方面：
1、指令集扩展。本次设计的CPU仅能完成最为基本的加法减法和逻辑运算，对于一款成熟的CPU而言，需要其具备更为丰富的运算能力，因此接下来需要进一步扩展指令集，使得其能够运算乘法和除法。同时增强立即数的加法减法操 作。在控制指令上，也需要增加跳转指令和访存指令的数量，使得编程更加容易。
2、改进CPU结构。本CPU为了便于验证且便于实现，采用了单周期的指令结构，虽然单周期CPU电路结构简单，但是并没有最高效的利用系统硬件资源。因此接下来考虑采用流水线的CPU结构，可以很大程度的提高CPU运算性能。
3、提高系统主频。由于QUARTUS中提供的RAM和ROM读写速率较低，为了保证CPU运行时序，本设计降低了主频，采用6M的时钟频率作为主频，在运算上性能不足，因此接下来需要仔细的设计CPU时序，从而提高CPU运算性能。
以上是本次设计中的一些主要的不足。在接下来的研究中，将会对以上提出的问题逐一解决。相信随着研究的深入与不断改进，本系统能够更加实用，成为功能齐全的精简指令集CPU。
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致谢
看着毕业时间一天天的来到，我意识到自己的学生生涯马山就要结束了，这金色的年华就要逝去。回想着大学生活的点点滴滴，此时此刻每个点滴之间就仿佛发生在眼前，从刚上大一时的青涩，再到如今即将迈出校园的不舍，一遍一遍的从眼前飘过。
这四年的学习生活是充实而多彩的。大一时的兴奋，大二时的彷徨，大三时的忙碌，再到此时的不舍。大一的时候是兴奋，不知道大学的生活是什么样子。那时的我参加了学生会并参与了很多次的活动，但那时并没有因此而耽误自己的学业。然而到了大二，已经适应了大学生活的我，去不知道自己未来要做什么，无时无刻都感到彷徨而且无助。而后来在大二的时候VHDL的课程中我遇到了殷卫真老师，是她在我为未来感到彷徨的时候，如同黑暗中的一盏明灯，使我找到了未来的路通向何方，为此我非常感谢殷卫真老师。
到了大四的时候，我选择了殷卫真老师的毕业设计课题。因为在大学期间，有关于FPGA的课程并不是很多，只有32学时，所以我对FPGA这方面了解的不是很多。是殷卫真老师详细的为我讲解了有关于FPGA的知识并向我推荐了许多相关书籍，让我为完成毕业设计奠定了坚实的基础。而在做毕业设计的过程中，在我遇到了很多很多的困难时，都是殷卫真老师对我的帮助让我克服了这些难关，并给了我很多的鼓励，让我有动力继续前行。若没有殷卫真老师的帮助和指导，我不知道我的未来会变成什么样子。
在这毕业即将到来的时候，我真诚地向殷卫真老师说一声谢谢您，殷老师。并且谨向所有教育和帮助过我的老师，和关心我的朋友们表达深深的谢意。
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参考文献
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