青岛大学本科生毕业论文(设计) 系统电路的原理及设计
2.4 其他功能的设计
2.4.1 调频、调幅及调相
调频是根据调制信号，不断地改变频率控制字，使相位累加器的输入数据中包含有调制信号的信息，并将其准确地反应到DDS输出频率上；调相则是根据调制信号改变相位/幅值查找表的查询地址，使输出波形的相位发生相应的变化；而调幅是直接根据调制信号的大小，改变从ROM中输出的幅值，使得输出信号的包络随调制信号改变。因此，在频率控制字寄存器与相位累加器之间插入一个加法器调频，在相位寄存器与相位/幅值查找表之间插入一个加法器实现调相，而在相位/幅值查找表之后插入一个乘法器实现调幅，如图2.11所示。
频率控制寄存器 调频输入 fclk DAC 相位累加器 相位寄存器 调相输入 相位 幅值查 找表 调幅输入 fout LPF
图2.11 调频、调相及调幅框图 2.4.2 其余波形的产生
相位累加器中的相位累加值随着时间呈线性变化，包络的形状为锯齿波，而频率与设定的频率控制字相对应。因此，把累加器的累加结果直接送往ADC，再经过LPF后即可直接获得锯齿波；把象限求补器的输出送往ADC可得到三角波，频率是频率控制字设定的两倍；把相码的最高位送往ADC，即可得到矩形波，频率也与设定的频率控制字相对应，如图2.12所示。
图2.12 根据DDS特性构建其他波形
18 青岛大学本科生毕业论文(设计) 器件选择及具体硬件电路
第3章 器件选择及具体硬件电路
3.1 芯片的选择与使用
FPGA芯片使用了Altera公司的EP1K30，EP1K30芯片属于Altera公司的ACEX系列，采用0.18微米混合工艺，密度达100 000门，兼容64bit，66MHz的PCI,并支持锁相环电路。ACEX1K采用查找表（LUT）和嵌入式阵列块（EAB）相结合的结合的结构，可用来实现存储器、专用逻辑功能和通用逻辑功能，每个EAB能提供4 096比特的存储空间，每个LE包含四个输入LUT、一个可编程的触发器、进位链和一个层叠链。合理运用进位链能够提高系统运行速度。EP1K30TC-144的最大系统门数为119 000，它有1 728个逻辑宏单元和五个嵌入式阵列块，最大可提供2Kbde ROM/RAM位，是Altera专门为通信、音频处理及其他一些场合应用而推出的专门芯片。
在Quartus II中EP1K30芯片使用报告如图3.1所示。
图3.1 Quartus II中EP1K30芯片使用报告 因为ACEX1K芯片是嵌入式的可编程逻辑器件，与标准门阵列相比，嵌入式门阵列通过在硅片中嵌入逻辑块的方法来减少死区，提高速度。然而，典型的嵌入式宏功能模块通
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青岛大学本科生毕业论文(设计) 器件选择及具体硬件电路 常是不能改变的，这就限制了设计人员的选择。相反，ACEX1K器件是可编程的，在调试时它允许设计人员全面控制嵌入式宏功能模块和一般的逻辑，可以方便地反复修改设计。 嵌入式阵列和逻辑阵列结合而成的嵌入式门阵列的高性能和高密度特性，使得设计人员可在单个器件中实现一个完整的系统。 ACEX1K器件的配置通常是在系统上电时，通过存储于一个串行PROM中的配置数据或者由系统控制器提供的配置数据来完成。Altera提供EPC1、EPC2、EPC16和EPC1441等配置用的PROM器件，配置数据也能从系统RAM和BitBlaster串行下载电缆或ByteBlasterMV并行下载电缆获得。对于配置过的器件，可以通过重新复位器件、加载新数据的方法实现在线可配置（ICR，In-Circuit Reconfigurability）。由于重新配置要求少于320ms，因此可在系统工作时实时改变配置。 3.2 设计硬件连接电路图 硬件连接系统主要基于杭州康芯电子的GW48-CK型EDA实验开发实验箱，该EDA系统设有通用在系统编程下载ASIC器件，可对各大PLD供应商各种现场配置的CPLD/FPGA器件进行识别、实验或开发。采用的FPGA芯片为ALTERA公司的 EP1K30TC 144-3。 图3.2为模式5下的具体连接电路图： 87654321扬声器滤波1译码器译码器译码器译码器译码器译码器译码器译码器PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44D8D7D6D5D4D3D2D1PIO8SPEAKERGND（拨码8：“滤波1 ON”即连接滤波电容）COMM103657.2K7TL082/2AOUTR725.1K2WR1DAC08329EU2FBIOUT1IOUT2PIO24PIO25PIO26PIO27PIO28PIO29PIO30PIO31765416151413D0D1D2D3D4D5D6D7/CSWR2XFERA GNDD GND111211817310+1251pFC27234TL082/181AIN0VCCPIO15PIO14PIO13PIO12PIO11PIO10PIO9CLOCK0CLOCK2CLOCK5CLOCK9PIO15-PIO8PIO7PIO6PIO5PIO4PIO3PIO2PIO1PIO0FPGA/CPLD目标芯片10K+12238D16D15D14D13D12D11D10D9键8键7键6键5键4键3键2键1实验电路结构图NO.58VREF20VCCVCC-12PIO37LM3114-12+5COMP（拨码5：“比较器ON”即连接PIO37与COMP） 图3.2 DDS连接电路图 20 青岛大学本科生毕业论文(设计) 实验及开发系统
第4章 实验及开发系统
4.1 实验开发系统的选择
为了对设计的整个系统进行验证，需要将VHDL程序与查找表下载到实际的FPGA芯片进行验证，并通过示波器观察波形，以进一步的查看设计能否达到理论要求。
仿真系统主要采用了杭州康芯电子的GW48-CK型EDA实验开发系统，该EDA系统设有通用在系统编程下载ASIC器件，可对各大PLD供应商各种现场配置的CPLD/FPGA器件进行识别、实验或开发。采用的FPGA芯片为ALTERA公司的 EP1K30TC 144-3。
该实验系统具有多种工作模式，选用带有D/A转换和低通滤波电路模式5，此电路结构有较强的功能，主要用于目标器件与外界电路的接口设计实验。主要含以9大模块[13]：
1．普通内部逻辑设计模块。在图的左下角。8个键控信号以高低电平方式向目标芯片输入。此电路结构可完成许多常规的实验项目。
2．RAM/ROM接口。在图左上角，此接口对应于主板上，有1个32脚的DIP座，在上面可以插RAM，也可插ROM（仅GW48-GK/PK系统包含此接口）例如：RAM：628128；ROM：27C020、27C040、29C040等。此32脚座的各引脚与目标器件的连接方式示于图上，是用标准引脚名标注的，如PIO48（第1脚）、PIO10（第2脚）、OE控制为PIO62等等。注意，RAM/ROM的使能CS1由主系统左边的拨码开关“1”控制。但对于不同的RAM或ROM，其各引脚的功能定义不尽一致。
3．VGA视频接口。
4．两个PS/2键盘接口。注意，对于GW48-CK系统，只有1个，连接方式是下方的PS/2口。
5．A/D转换接口。 6．D/A转换接口。 7．LM311接口。 8．单片机接口。 9．RS232通信接口。
注意，结构图NO.5中并不是所有电路模块都可以同时使用，这是因为各模块与目标器件的IO接口有重合。
1．当使用RAM/ROM时，数码管3、4、5、6、7、8共6各数码管不能同时使用，这时，如果有必要使用更多的显示，必须使用以下介绍的扫描显示电路。但RAM/ROM可以与D/A转换同时使用，尽管他们的数据口（PIO24、25、26、27、28、29、30、31）是重合的。这时如果希望将RAM/ROM中的数据输入D/A中，可设定目标器件的PIO24、25、26、27、28、29、30、31端口为高阻态；而如果希望用目标器件FPGA直接控制D/A
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VCC10KVR1（拨码1：“ROM使能 ON”即将CS1接地）滤波1A/D使能转换结束比较器DS8使能5th使能ROM使能实验及开发系统 628128(PIN30->VCC,PIN3->A14,PIN29->WE，1A18/A19PIN31->A15 )器件，可通过拨码开关禁止。 32VCCPIO48VCC29C040(PIN31->WE,PIN1->A18,PIO102A16A18/A15/WE31PIO92. RAM/ROM数据口 PIN30->A17,PIN3->A15,PIN29->A14)PIO473A14(A15)A17/VCC30PIO494A1229PIO4627040(PIN31->A18,PIN30->A17,PIO14RAM/ROM能与VGAWR/A14同时使用，但不能与PS/2同时使用，这时可以使用以下介绍528PIN3->A15,PIN29->A14)6264PIO39A7A13PIO456A662256的PS/2接口。 PIO38A827PIO1127020(PIN30->A17,PIN3->A15,PIN29->A14)726628128PIO37A5A9PIO1227010(PIN30->VCC,PIN3->A15,P29->A14)3. A/D不能与RAM/ROM同时使用，由于他们有部分端口重合，若使用RAM/ROM，8252764PIO36A4A11PIO139A324PIO62注意，PIO62 同时是键11的信号线27256PIO35OEADC0809必须禁止ADC0809，而当使用时，应该禁止RAM/ROM，如果希望A/D和27512PIO3410A2A1023PIO15VCC11A1同时使用以实现诸如高速采样方面的功能，必须使用含有高速27010RAM/ROMA/D器件的适PIO33CS122RAM/ROM使能27020PIO3212A0D721PIO31GND配板，GWAK30+等型号的适配板。不能与311同时使用，因为在端口PIO3713如27040PIO24D0D620RAM/ROMPIO3014D12708087654321PIO25D519PIO29上，两者重合。 1518拨码开关PIO26D2D4PIO2817所示。ONGND16GNDD34.1PIO27 该模式下的电路连接图如图RAM/ROM青岛大学本科生毕业论文(设计) msb2-12-2EU1750KHZACLOCK2-310ADC08092-42-52-6AIN02-726lsb2-8IN-027EOCIN-1AIN1ADD-A1ADD-B(24)0ADD-C(23)2ALE+5V12ENABLEref(+)16ref(-)STARTVCC4PIO765PIO7713拨码1：ROM/RAM使能，即它们的CS1接地拨码2：默认关闭 向上拨，由厂家通知升级拨码4：8数码管显示开关，默认打开拨码5：应用LM311使能，见下图拨码6：ADC0809转换结束使能，见左图拨码7：ADC0809使能，默认关闭，见左图拨码8：DAC0832输出滤波使能6J6178VGA24 视频接口35101314R76 200R77 200R78 200R（PIO60）G（PIO61）B（PIO63）PS/2上接口GND2120191881514177925226VCC4PIO465PIO4513J7PS/2下接口拨码6PIO33PIO35拨码7PIO34PIO23PIO22PIO21PIO20PIO19PIO18PIO17PIO16PIO32PIO8HS（PIO64）VS（PIO65）GND87654321扬声器（拨码8：“滤波1 ON”即连接滤波电容）滤波1译码器译码器译码器译码器译码器译码器译码器译码器PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44D8D7D6D5D4D3D2D1PIO8SPEAKERCOMM103657.2K7TL082/2AOUTR725.1K2WR1DAC08329EU2FBIOUT1IOUT2PIO24PIO25PIO26PIO27PIO28PIO29PIO30PIO31765416151413D0D1D2D3D4D5D6D7/CSWR2XFERA GNDD GND111211817310+1251pFC27234TL082/181AIN0VCCPIO15PIO14PIO13PIO12PIO11PIO10PIO9CLOCK0CLOCK2CLOCK5CLOCK9PIO15-PIO8PIO7PIO6PIO5PIO4PIO3PIO2PIO1PIO010K+12238D16D15D14D13D12D11D10D9FPGA/CPLD目标芯片键8键7键6键5键4键3键2键1实验电路结构图NO.58VREF20VCCVCC-12PIO37LM3114-12+5COMP（拨码5：“比较器ON”即连接PIO37与COMP） 图 4.1 实验电路结构图NO.5 22