第四章 实验结果与讨论
第一节
骤
调试步
本设计是采用FPGA器件驱动小扬声器构成一个乐曲演奏电路，图4.1.1是一个典型的FPGA/CPLD设计流程：
图4.1.1系统调试图
本设计要求在Quartus II的EDA软件平台上，运用Verilog HDL语言进行编程，实现相应的功能 。
调试时采用分模块调试，首先对子模块调试，再对顶层模块调试，总体分为如下三大步骤：
1、电子琴输入控制模块调试； 2、乐曲存储及循环播放模块调试： （1）曲目1存储及循环播放模块调试； （2）曲目2存储及循环播放模块调试； （3）曲目3存储及循环播放模块调试；
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3、顶层模块调试。
第二节
象、出现的问题及分析
调试现
问题一：在进行电子琴输入控制模块调试时，经编译正确后，成功下载[2]
到实验箱上，当按下DO,RE,ME,FA,SO,LA,SI对应的键时，蜂鸣器发不出任何音调，检查程序无误后，猜想是问题出在实验箱。检查各音符对应引脚后，发现按键是与开关共用同一引脚的，且拨动开关，蜂鸣器发出音调，于是将所有开关均拨至高电平，再按下按键，蜂鸣器可以发出相应音调。
问题二：在进行乐曲存储及循环播放模块调试时，程序下载到实验箱后，曲目能够自动播放，但是蜂鸣器发出音调得音调很刺耳，发现时硬件的蜂鸣器不是很好，所以换了个好的蜂鸣器就好了。
问题三：在调试数码管电路时，发现数码管乱码，经过观察，是因为数码管编码和引脚分配不对，所以改了编码后就好了。
问题四：子模块与顶层模块实例引用中的输入输出不匹配。在反复确认顶层模块无误后，因为只有曲目1不能播放，所以猜想问题出在曲目1子模块，检查发现，曲目1子模块中输入设置了复位端口信号，但在顶层模块调用时并没有连接该端口信号，所以曲目1子模块调用没有产生，在去除曲目1子模块中的复位信号后，重新编译、下载，能够播放曲目1子模块。
如此调试，发现问题并解决问题后，能够实现基本功能以及发挥功能。
第五章 总结
本设计利用硬件描述语言Verilog HDL实现了电子琴的自动演奏和键盘输入发音的简易功能，经过编程，综合，仿真，下载，芯片烧制，最终做出成品，通过对系统的测试结果和数据的分析计算，测试结果符合预期结果，测试情况良好，能够基本实现音阶的发音功能，可切换到自动演奏存储好的乐曲，可根据需要更改程序而实现不同的乐曲存储。
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课程设计是培养我们综合运用所学知识，发现，提出，分析和解决实际问题,锻炼实践能力的重要环节，是对学生实际工作能力的具体训练和考察过程。随着科学技术发展的日新月异，EDA技术已经成为当今计算机应用中空前活跃的领域，在生活中可以说是无处不在。因此作为二十一世纪的大学生来说掌握EDA技术是十分重要的。
第一次接触课程设计，从开始的一窍不通，到后来慢慢了解，经历了很长的时间。回顾起此次HDL课程设计，我感慨良多，的确，从审题到编程，从理论到实践，在这三个星期的日子里，我受益匪浅。不仅巩固了以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能解决实际中的问题，从而提高自己的实际动手能力和独立思考的能力。这毕竟是第一次做课程设计，难免会遇到各种各样的问题，同时在设计的过程中我也发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。但通过这次课程设计之后，进一步加深了对HDL的了解，让我对它有了更加浓厚的兴趣。
将一个复杂的工程分成若干个基本模块进行分步设计和测试，最后将这些模块连接起来是本实验基本的设计思想。虽然在测试时遇到了一些困难但最终都实现的很好。但是感觉还有可以扩展的地方，比如说播放乐曲时最好也能显示出音调，最好再加上复位、暂停、快进等功能。
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致谢
在课程设计的过程中，由于对知识的不理解，因此也遇到了很多的困难，虽然设计存在一些不足之处，但通过同学和老师的帮助，问题得到了一步一步的解决，也让我在课程设计的过程中学到了很多很多知识，让我了解到HDL编程是一个很精深的过程，只有不断的调试，不断的实践，不断的付出努力才可以得到预期的结果。此课程设计得到了很多同学和老师的支持，在此深表感谢！
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参考文献
[1] 潘松，黄继业.EDA技术使用教程.北京：科学出版社，2002 [2] 王伟.Verilog HDL程序设计与应用. 北京：人民邮电出版社，2005 [3] 刘秋云，王佳.Verilog HDL设计实践与指导.北京：机械工业出版社，2005 [4] 王金民. 数字系统设计与Verilog HDL（第二版）. 北京：电子工业出版社，2005
[5] 李国洪，沈明山，胡辉．可编程器件EDA技术与实践[M]．北京：机械工业出版社，2004年，7月．
[6] 付家才．EDA工程实践技术[M]．北京：工业出版社，2005年，1月．
附 录
电子琴程序：
一、顶层模块
module
yiranliang(inclk,outclk,key1,key2,key3,key4,key5,key6,key7,key8,key9,shumaguan); input inclk;
input key1,key2,key3,key4,key5,key6,key7,key8,key9; output outclk;
output [11:0] shumaguan; reg outclk,clk_6M; reg [11:0] shumaguan; reg [3:0]c;
wire out1,out2,out3,out4; wire[8:0] key; reg [1:0]mm; wire [3:0]num;
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