图4-2加计数级联图
3．任意进制计数的实现 （1）复位法获得任意进制计数器
假设已有N进制计数器，而需要得到一个M进制计数器时，只要M 图4-3采用复位法构成的5进制加法计数器 图4-4采用复位法构成的60进制加法计数 （2）利用预置功能获得任意进制计数器 图4-5是一个用两片74LS192级联构成的特殊12进制加法计数器电路。在数字钟里，对时位的计数序列是1，2，3,…11，12；是12进制，而且没有0。即从1开始计数、显示到12为止，当计数到13时，通过与非门产生一个复位信号，使74LS192 (2)[时的十位]直接置成0000,而74LS192（1）〔时的个位〕直接置成0001,从而实现了1-12计数。 11 图4—5 采用预置法构成的特殊12进制加法计数器 四、实验仪器设备 1. TH-SZ型数字电路实验箱 2.两片74LS192 一片74LS00 五、实验内容 1．74LS192逻辑功能测试 74LS192的16脚接VCC=+5V，8脚接地，计数脉冲CPu和CPD由单次脉冲源提供，置数端（/LD）、数据输入端（D3—D0）分别接逻辑开关，输出端（Q3—Q0）接译码显示输入的相应孔A、B、C、D，同时接至逻辑电平LED显示插孔，/C0和/B0接逻辑电平LED显示插孔。按表4—1逐项测试，判断该集成块的功能是否正常。 表3-1逐项测试，判断该集成块的功能是否正常， （1）清零（CR） 令CR=1，其它输入端状态为任意态，，记录Q3Q2Q1Q0的状态和译码显示的数值。之后，置CR=0。 （2）置数（/CD） 当CR=0, /LD=0，CPu、CPD任意态时，74LS192处子置数状态。D3D2DlD0任给一组数据，输出Q3Q2QlQ0与D3D2DlD0数据相同，若:D3D2DlD0=G011,记录Q3Q2QIQ0的状态和译码显示的数值。 （3）加法计数 令CR=0，／LD=1，CPD=1, CPu接单次脉冲源。在清零后送入10个单次脉冲，观察输出状态变化是否 发华在CPu的上升沿。记录译码依次显示数字的情况。 （4）减法计数 令CR=0，／LD=1，CPu=l，CPD 接单次脉冲源。在清零后送入10个单次脉冲，观察输出状态变化是否发生在CPD 的上升沿。记录译码依次显示数字的情况。 2.任意进制的实现 （1）用复位法获得9洲和78洲加法计数器，分别画出电路图，并连线验证其功能（可以参照图4-3和图4-4）。74LS192的16脚接VCC=+5V, 8脚接地；CPD =1, /LD=1，Q3—Q0接译码显示输入的相应插孔A, B, C、D。 （2）用预置法获得30进制（从1开始计数）加法计数器，画出电路图，并连线验证其功能可以参照图4-5)74LS192的16脚接VCC=+5V，8脚接地；CPD =1，/LD=1, Q3—Q0 12 接译码显示输入的相应插孔A、B、C、D。 六、思考题 将两位十进制加法计数器改为两位十进制减法计数器，实现由99一00递减计数。 13