图18 波形文件编辑界面
图19 波形文件周期长度的设定界面
波形编辑器
图20 波形文件输入节点信号初始值的设定界面
图21 波形仿真结果界面
由于仿真时默认采用Timing（时序）模式，因此输出波形中会出现延时或毛刺现象。要解决这个问题，可以在菜单Processing—Simulator Settings中将mode改为Functional（功能）模式（如图23所示），重新仿真即可。修改模式后，仿真结果如图24所示，延时和毛刺现象消失。
图23 波形仿真模式设置界面
图24 “Functional”模式下波形仿真结果界面
三)、 器件的选择与引脚的锁定与下载
1、器件的选择
在管理窗口中选择Processing/Compiler Settings，点击Chips ＆ Dvices，这时弹出如下窗口(本实验箱按图中进行选择)
2、输入、输出管脚配置：
点击工具栏的低层编辑和寻找节点，就会跳出低层编辑示意图，如图2-66所示。该图的左边为输入、输出管脚以及寄存器的浏览器，在Filter框中选取不同的过滤器（如Pins:all , Pins:unassigned,Pins:assigned等），点击Start 按扭，在Nodes found框中就会有不同的结果。选取Pins:unassigned点击Start 按扭后，在Nodes found框会列出所有目前尚未分配的输入、输出管脚名称。用鼠标左键拖住该名称放到右面floorplan对应的I/O或全局输入管脚上即可。拖放成功后再点击start按扭，Node found框的内容就会得到刷新。按此方法可以逐一将对应的管脚分配完毕，再次点击Start compiler就可以形成“counter.pof”等可以下载的文件。
（四）、器件的下载编程与硬件实现
实验箱电路板上的连线
用三位拨码开关代表译码器的输入A、B、C，分别与EPF1K100QC208-3芯片的管脚相连；用LED灯或另八位拨码开关来表示译码器的输出，将D0...D7对应的管脚分别与8只LED或拨码开关等相连(A-103,B-104,C-111,D0～D7:161,162,163,164,166,167,168,169).
三 、实验报告
1．总结用QuartusII开发系统对逻辑电路进行设计、仿真的操作步骤。 2．讨论用CPLD/FPGA 开发系统进行逻辑电路设计的特点与优越性。 3．讨论在设计过程中遇到的问题、解决的过程以及收获体会。
实验二 全加器设计、仿真与下载
一． 实验目的
1．熟练掌握MAX+PLUSⅡ的使用。
2．掌握一位全加器的设计方法、学会用一位全加器组成四位全加器。 3．掌握CPLD/FPGA开发系统硬件电路的下载及测试。 4．学习模块化电路设计方法。
二． 实验仪器设备
1．PC机一台
2．KHF-5 CPLD/FPGA实验开发系统一套。
三． 实验要求
1．预习组合电路中一位、四位全加器的设计方法。
2．预习CPLD/FPGA开发系统（硬件电路）中的开关及发光管的使用方法。 3．预习本次实验内容。 4．用图形编辑方法输入电路。
四．实验内容及操作步骤
1．设计一位全加器
图2-1 一位全加器
（1）完成电路的输入,以及对引脚的命名等（参考电路如图2）。 （2）对一位全加器进行编译、仿真与下载。
（3）点击File菜单的Create Default Symbol项，创建缺省模块。 2．利用一位全加器模块进行四位全加器的设计。
（1）创建一个新的项目，新建文件。在新打开的图形编辑区双击左键，从Enter Symbol 对话框中的用户目录（自创目录）下选择模块名。
（2）连接线路，并进行编译（如图６）。 （3）点击Assign菜单的Device项选择芯片。