2 设计一个全双工UART电路，具体要求如下：
1）
支持数据格式：起始位（1bit）＋数据（8bit）＋奇偶校验位（1bit）
＋终止位（1bit） 2） 3） 4）
奇/偶校验可配置
可配置支持115200以下的常见波特率
支持115200以下的波特率自适应，自适应过程如下：
a. 复位后，UART首先接收输入，不断自动调整波特率，直到以一定波特率正确连续接收到3个bytes的0x55
b. 接着UART以此波特率连续发送3个bytes 0xaa c. 之后两端以此波特率进行通信
d. 波特率自适应只在电路复位后进行一次，如欲再次自适应波特率应对电路再次复位
e. 波特率自适应过程中不能对UART的波特率作任何设置，自适应完成后可以对波特率作设置 5）
自动计算校验位用于发送数据；对接收到的校验位和数据进行校验，
发现错误应设置错误标志，并丢弃数据 6）
对接收不正常数据（如无终止位、无校验位、数据位数不正确等）应能自动识别并设置错误
标志、丢弃
3． UART设计
通常设计数字电路大都采用自顶向下将系统按功能逐层分割的层次化设计方法，这
比传统自下向上的EDA设计方法有更明显的优势(当时的主要设计文件是电路图)。因为由自顶向下的设计过程可以看出，从总体行为设计开始到最终逻辑综合，形成网络表为止。每一步都要进行仿真检查，这样有利于尽早发现系统设计中存在的问题，从而可以大大缩短系统硬件的设计周期。
UART（即Universal Asynchronous Receiver Transmitter 通用异步收发器）是一种应用广泛的短距离串行传输接口。UART允许在串行链路上进行全双工的通信。串行外设用到的RS232-C异步串行接口，一般采用专用的集成电路即UART实现。如8250、8251、NS16450等芯片都是常见的UART器件，这类芯片已经相当复杂，有的含有许多辅助的模块（如FIFO），有时我们不需要使用完整的UART的功能和这些辅助功能。或者设计上用到了FPGA/CPLD器件，那么我们就可以将所需要的UART功能集成到FPGA内部。使用VHDL将UART的核心功能集成，从而使整个设计更加紧凑、稳定且可靠。本文应用EDA技术，基于FPGA/CPLD器件设计与实现UART。
3.1 UART结构
UART主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。本设计主要设计UART中最重要的发送部分和接收部分 ，结构如下图1
3.2 UART的帧格式
UART的帧格式如图2所示。
发送数据过程：空闲状态，线路处于高电位；当收到发送数据指令后，拉低线路一
个数据位的时间T，接着数据按低位到高位依次发送，数据发送完毕后，接着发送奇偶校验位和停止位（停止位为高电位），一帧资料发送结束。
接收数据过程：空闲状态，线路处于高电位；当检测到线路的下降沿（线路电位由高电位变为低电位）时说明线路有数据传输，按照约定的波特率从低位到高位接收数据，数据接收完毕后，接着接收并比较奇偶校验位是否正确，如果正确则通知后续设备准备接收数据或存入缓存。
UART是异步传输，没有传输同步时钟。为了能保证数据传输的正确性，UART采用16倍数据波特率的时钟进行采样。每个数据有16个时钟采样，取中间的采样值，以保证采样不会滑码或误码。一般UART一帧的数据位数为8，这样即使每个数据有一个时钟的误差，接收端也能正确地采样到数据。
UART的接收数据时序为：当检测到数据的下降沿时，表明线路上有数据进行传输，这时计数器CNT开始计数，当计数器为24=16+8时，采样的值为第0位数据；当计数器的值为40时，采样的值为第1位数据，依此类推，进行后面6个数据的采样。如果需要进行奇偶校验，则当计数器的值为152时，采样的值即为奇偶位；当计数器的值为168时，采样的值为“1”表示停止位，一帧数据接收完成。
4 UART的Verilog HDL语言设计
4.1 UART分频器
假设数据的波特率为p，则所需时钟的频率为16*p。以波特率p为115200为例，系统时钟为50MHz，则分频系数为50000000/(16*115200) = 27.127，取整为27。分频器Verilog HDL语言代码如下：
module clkdiv(clk, clkout); input clk; //系统时钟 output clkout; //采样时钟输出 reg clkout; reg [15:0] cnt;
always @(posedge clk) //分频进程 begin
if(cnt == 16'd12) begin
clkout <= 1'b1; cnt <= cnt + 16'd1; end
else if(cnt == 16'd26) begin
clkout <= 1'b0; cnt <= 16'd0; end else begin
cnt <= cnt + 16'd1; end end endmodule
对此进行仿真，加入输入输出信号，设置系统时钟信号clk的周期为20ns。
仿真波形图如下图3：
4.2UART发送模块
UART发送模块的功能：接收到发送指令后，把数据按UART协议输出，先输出一个低电平的起始位，然后从低到高输出8个数据位，接着是可选的奇偶校验位，最后是高电平的停止位。Verilog HDL语言代码如下：
module uarttx(clk, datain, wrsig, idle, tx); input clk; //UART时钟 input [7:0] datain; //需要发送的数据
input wrsig; //发送命令，上升沿有效
output idle; //线路状态指示，高为线路忙，低为线路空闲 output tx; //发送数据信号 reg idle, tx;
reg send;
reg wrsigbuf, wrsigrise; reg presult;
reg[7:0] cnt; //计数器 parameter paritymode = 1'b0; //检测发送命令是否有效 always @(posedge clk) begin
wrsigbuf <= wrsig;
wrsigrise <= (~wrsigbuf) & wrsig; end
always @(posedge clk) begin
if (wrsigrise && (~idle)) //当发送命令有效且线路为空闲时，启动新的数据发送进程 begin
send <= 1'b1;
end
else if(cnt == 8'd176) //一帧资料发送结束 begin