3)最后出现如下图所示窗口，至此许可文件设置完成如图1-3所示。
图 1-3 设置licese 窗口3 2、利用CPLD/FPGA开发设计的一般流程
利用MAX+PLUS 10.2进行CPLD/FPGA开发设计一般可以分为设计输入，项目编译，功能与时序仿真和下载编程四大步骤．其相互之间的关系可以用如图1-４所示流程图来表示．
设计准备 设计输入 项目编译 项目 校验 功能/时序仿真编程/配置 功能验证 5
图1-４ 设计流程图
1、 设计输入
用户使用MAX+PLUS 10.2提供的图形编辑器和文本编辑器可以实现原理图输入，文本输入（包括AHDL,VHDL和verilog-HDL三种语言），波形输入等，也可以输入网表文件．
2）项目编译
设计输入环节完成后，用户可以利用软件自带的编译器（Complier)对项目进行编译，在编译过程中除了生成一些一系列的标准文件，可进行时序模拟，适配之外，还可以检查出设计输入文件中存在的问题，并指出错误的位置和理由．用户必须返回重新修改设计文件直至错误完全消除，才可以进行项目校验．
3）项目校验
利用MAX+PLUS 10.2自身集成的 仿真器来对 对设计进行功能和时序仿真,并对信
号延迟进行分析,给出延迟结果.
4）编程\\配置
利用下载工具对器件进行编程/配置,实现预期的功能. 3、项目和文件的建立
1）运行 MAX+PLUS 10.2,选择菜单FILE|NEW,出现 新建文件类型对话框,如图所示.在其中选Graphic
图1-４ 新建文件类型对话框
Editor file,在后面的下拉菜单中选择.gdf,单击OK.
.prim库中存放的是一些常用的基本元器件,比如各种门电路,触发器,输入端子,输出端子,电源符号VCC,接地符号GND等
mf 库中存放的是一些宏单元模块,包括常用的74系列的逻辑器件. .mega_lpm库中存放的是一些较大的可作参数设置的功能模块.
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.edif库中存放的是一些符合EDIF格式的功能模块. 现在我们实现L=AB+AC的功能.
图1-5 举重电路的图形输入
下面进行编译
选择菜单File|Project|Save & Compile,进行编译
再进行延时分析,选择菜单MAX+PLUS II |Timing Analyzer. 点击MAX+PLUS II |Waveform Editor
再执行Node|Enter Node From SNF,单击List,选中A,B,C,L.再单击”=>”按纽,则左边的引脚都到了右边的Selected Nodes & Groups中.单击OK.
图1-6 举重电路的仿真界面
在File|end time中可以选择仿真的结束时间,在Option|Grid Size中选择网格线的宽度. 设置完后,进行输入信号的设置.单击保存按纽.存为lab1.sc文件.最后进行仿真.选择MAX+PLUS II |Simulator就可以观察到结果.
七、思考题
1、大家独立完成原码/反码变换器电路的设计 2、进一步熟悉MAXPLUS II的其它功能 八、实验报告
在实验分析过程中，对实现过程中出现的错误，要进行分析。 九、其它说明
1． 学生实验时，应严格准守实验室规则、安全制度和学生实验守则；
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2． 认真学习实验操作技能，严格按指导书和实验指导教师的指导操作有关规仪器设备，
不要做与本实验无关的事情；
3．做好实验预习、实验记录，并按要求按时完成实验报告。
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实验二：数据选择器和译码器实现组合电路
实验学时：2 实验类型：验证 实验要求：必修 一、实验目的
进一步熟悉MAX+PLUS II的使用.学习调用软件系统中的74系列元件. 掌握用文本输入的方法,将整个设计打包,作为一个模块,以备以后使用. 初步掌握层次化进行设计的概念
二、实验内容
4选1数据选择器的功能 全加器的原理
三、实验原理、方法和手段
1、 4选1数据选择器的功能
数据选择器的输入端包括2个地址输入和4个数据输入,一个输出端. 地址输入端给出地址,找出相应的数据输入端,并赋给输出端.其引脚和真值表如图2-1:
S0 S1 A B Y C D
S0 0 0 0 1 1 0 1 1 S1 A B C D Y
图2-1 4选1数据选择器的示意图和真值表 2、一位全加器的原理
一位全加器的示意图和真值表如图2-2所示。
四、实验条件
安装MAXPLUS++II 的电脑一台。
五、实验步骤
1、4选1数据选择器的步骤:
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