最后，下面的约束将所有计算合并在一起，为源同步输出加上时序要求。
set period 8.000
create_clock -period $period \\ -name clk_in \\ [get_ports clk_in] derive_pll_clocks
set_output_delay -add_delay \\
-clock ddr_pll_1_inst|altpll_component|pll|CLK[0] \\ -reference_pin [get_ports clk_out] \\ -min -2.000 \\ [get_ports data_out*] set_output_delay -add_delay \\
-clock ddr_pll_1_inst|altpll_component|pll|CLK[0] \\ -reference_pin [get_ports clk_out] \\ -max [expr $period - 3.000] \\ [get_ports data_out*]