CPLD/FPGA设计实验报告
实验名称： 时序电路设计基础 实验目的： 掌握Quartus II 软件的基本使用方法，完成基本时序电路设计 学生姓名： 学号： 实验内容：
实验一 D触发器
一、 创建工程
工程名称：D 顶层实体文件名：D
器件： EP1C3T100C8
装 二、 创建文件
创建Verilog HDL文件，实现一个D触发器的功能电路，要求可以实现异步清零和置位功能。
module D(q,qn,clk,d,set,clr_n); input d,clk,clr_n,set; output q,qn; wire [7:0] d; reg [7:0] q; wire [7:0]qn; assign qn=~q;
always @(posedge clk,negedge clr_n)
begin
if(~clr_n) q<=8'b0000_0000; end
else if(set) q<=8'b1111_1111; else q<=d;
订 线 endmodule
三、 编译工程
报告中下列数据是多少 total logic elements：9
四、 仿真电路
1、创建VWF文件 2、设定“End Time”为1us
3、在VWF文件中添加Node OR Bus 4、编辑波形 5、仿真 6、画出仿真结果
total pins：27
实验二 6选1数据选择器
一、 创建工程
工程名称：mux6_1
顶层实体文件名：mux6_1
器件： EP1C3T100C8
二、 创建文件
创建Verilog HDL文件，实现一个6选1数据选择器功能电路。 module mux6_1(in,out,sel);
input [5:0]in; input [2:0] sel; output out;
assign out=(sel==2'b000)?in[0]:
(sel==3'b001)?in[1]:
(sel==3'b010)?in[2]: (sel==3'b011)?in[3]: (sel==3'b100)?in[4]: (sel==3'b101)?in[5]:1'bz;
endmodule
五、 编译工程
报告中下列数据是多少 total logic elements：5
六、 仿真电路
1、创建VWF文件 2、设定“End Time”为1us
3、在VWF文件中添加Node OR Bus 4、编辑波形 5、仿真 6、画出仿真结果
total pins：10