武汉工程大学 计算机科学与工程学院 一 名词解释：
EDA技术：电子设计自动化（ElectronicDesignAutomation）是指计算机技术应用于电子设计过程中而形成的一门新技术。它已经被广泛应用于电子电路的设计和仿真，集成电路的版图设计，印刷电路板（PCB）的设计等等各项工程中。
【考】HDL：硬件描述语言（hardwaredescriptionlanguage）。是EDA重要组成部分，是电子系统硬件行为描述、结构描述、数据流描述的语言。他的种类很多，如VHDL、VerilogHDL、AHDL。
【考】FPGA:现场可编程门列式（fieldprogrammablegataarray）即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
【考】CPLD：复杂可编程逻辑器件（complexprogrammablelogicdevice），是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。
IP：知识产权核（intellectualproperty）是指专用集成芯片知识产权
【考】线网类型：可以理解为实际电路中的导线，通常用于表示结构实体之间的物理连接，不存储任何值，一定要受到驱动器驱动才有效，其值由驱动元件的值决定
线网类型有：wire、trior、trireg、tri、wand、tril、wor、triand、tri()、supply()、supply1 wire:一种线网（net）类型。wire表示直通，即只要输入有变化，输出马上无条件地反映。wire使用在连续赋值语句中,即以assign关键字指定的组合逻辑信号。Verilog程序模块中输入、输出信号类型默认为wire型。wire型的变量综合出来一般是一根导线。
【考】寄存器类型
1. reg寄存器类型 寄存器数据类型reg是最常见的数据类型 2. 存储器 存储器是一个寄存器数组 3. Integer寄存器类型 整数寄存器包含整数值
4. Time类型 time类型的寄存器用于存储赫尔处理时间 5. Real和realtime类型 实数寄存器(或实数时间寄存器)
【考】可编程逻辑器件：可编程逻辑器件 英文全称为：programmable logic device 即 PLD。PLD是做为一种通用集成电路产生的，他的逻辑功能按照用户对器件编程来确定。一般的PLD的集成度很高，足以满足设计一般的数字系统的需要。
二、简答题 1.简述PROM和PLA基本结构的差异
PROM的结构是与阵列固定、或阵列可编程的PLD器件，对于有大量输入信号的PROM，比较适合作为存储器来存放数据，它在计算机系统和数据自动控制等方面起着重要的作用。对于较少的输入信号组成的与阵列固定、或阵列可编程的器件中，也可以很方便地实现任意组合逻辑函数。
PLA：可编程逻辑阵列是一种过程化的装置，可用来实现组合的逻辑电路，与或阵列均可编程，输出电路为不可阻态。 可编程逻辑阵列PLA 可编程逻辑阵列PLA和PROM相比之下，有如下特点： 1.PROM是与阵列固定、或阵列可编程，而PLA是与和或阵列全可编程。
2.PROM与阵列是全译码的形式，而PLA是根据需要产生乘积项，从而减小了阵列的规模。 3.PROM实现的逻辑函数采用最小项表达式来描述；而用PLA实现逻辑函数时，运用简化
后的最简与或式，即由与阵列构成乘积项，根据逻辑函数由或阵列实现相应乘积项的或运算。
4.在PLA中，对多输入、多输出的逻辑函数可以利用公共的与项，因而，提高了阵列的利用率。 2.简述Verilog常用的3种建模（描述）方式 verilog HDL建模方式简单的归纳为三类： 结构化描述方式、数据流描述方式、行为描述方式。 一个模块中往往是将三种建模方式混合起来使用，来描述一个完整的功能。
1) 结构化的建模方式
是通过对电路的层次和组成结构进行描述来建模，即通过对器件的调用（HDL概念称为例化），并使用线网来连接各器件来描述一个模块的结构。 2) 数据流建模方式
数据流的建模方式就是通过对数据流在设计中的具体行为的描述来建模。最基本的机制就是用连续赋值语句。在连续赋值语句中，某个值被赋给某个线网变量（信号）。
3) 行为描述方式建模
行为描述方式是指通过对信号的行为进行描述来建模。在表示方面，类似数据流建模方式，但一般是把用initial 块语句或always 块语句描述的归为行为建模方式。行为描述方式中，我们不关心电路使用到哪些基本逻辑单元（如逻辑门、厂商的基本逻辑单元LUT等），也不关心这些基本逻辑单元最终是怎么连起来的，只关心电路具有什么样的功能。为了达到这个目的，行为描述建模方式中使用了大量的类似C语言的高级语句，如if else、case、for、while等等，可以很方便的用简洁的代码描述复杂的电路。 task（任务）和function（函数）也属于行为描述方式建模
三、设计题
1.设计多路裁判电路 2.设计1为二进制半加器 3.设计4位二进制计数器 4.设计1位十进制计数器
35. 采用Verilog HDL语言设计一个4位全加器，其中输入加数为[3:0] cina, [3:0] cinb， 进位数为cin，时钟为clk，输出的和为[3:0] sum，输出进位为cout。 module
adder4(cout,sum,cina,cinb,cin,clk); output[3:0] sum;
output cout;
input[3:0] cina, cinb; input cin,clk; reg[3:0] sum; reg cout;
always @(posedge clk) begin
{cout,sum}=cina+cinb+cin; end
endmodule
37. 用行为及描述1位全加器。 module full_add3(a,b,cin,sum,cout); input a,b,cin; output sum,cout;
reg sum,cout,m1,m2,m3; always @(a or b or cin) begin m1=a&b; m2=b&cin; m3=a&cin; sum=(a^b)^cin; cout=(m1|m2)|m3; end
endmodule
全加器
module FullAdder_1(A,B,CI,S,CO); input A,B,CI; output S,CO;
assign S=A^B^CI; assign co=(A&B)|(B&CI)|(A&CI); endmodule
与非门1
module NAND_1(A,B,Y); input A,B; output Y; assign Y=~(A&B); endmodule
与非门2
module NAND_2(A,B,Y); input A,B; output Y; wire s1; and u1(s1,A,B); not u2(Y,s1); endmodule
裁判电路1
module VOTE_1(A,Y); input[2:0] A; output Y; wire s1,s2,s3,s4; and u1(s1,A[0],A[1]); and u2(s2,A[1],A[2]); and u3(s3,A[0],A[2]); or u4(s4,s1,s2); or u5(Y,s3,s4);
endmodule
裁判电路2
module VOTE_2(A,Y); input[2:0] A; output Y;
assign Y=(A[0]&A[1])|(A[0]&A[2])|(A[1]&A[2]);
endmodule
------------附录----------------------------
位拼接运算符：可以把两个或多个信号的某些位拼接起来，使用方法： {4{a}}={a,a,a,a} {b,3{a,b}}={b,a,b,a,b,a,b}
缩减运算符：操作数只有一个，并只产生一位数据结果。 缩减运算符有：&（缩减与）、|（缩减或）、~&（缩减与非）、~|（缩减与或）、^（缩减y异或）、~^（缩减同或）
连续赋值运算符： 为线网类型的变量提供驱动的一种方法 assign
过程赋值： 提供了为寄存器类型变量复制的方法出现在各种块结构中=
顺序语句块：begin—end 按照顺序方式执行 并行语句块：fork-join块内语句同时并行执行