SSU/BITS，来自内部的线路卡或系统中的其他时钟卡。根据产品的目标应用和部署区域，DPLL需要符合相应的时钟规范，如 Telcordia GR-1244 CORE、Telcordia GR-253-CORE 或 ITU G.813。DPLL 需能够提供一组重要特性，包括：
* 无中断参考时钟切换：如果 DPLL 锁定的参考时钟失败，DPLL 将锁定到另一个可用的参考时钟上，且不会在其输出上出现相位扰动。
* 保持模式：DPLL 连续计算锁定参考时钟的平均频率。如果参考时钟失败，且没有其他参考时钟可用，DPLL 将转入保持模式，并根据计算的平均值产生一个输出时钟。保持稳定性取决于 DPLL 平均算法的分辨率和用作该 DPLL 主时钟的振荡器的频率稳定度。
* 参考时钟监测：DPLL 需要连续监测其输入参考时钟的质量。如果 DPLL锁定的参考时钟恶化(消失或频率漂移)，DPLL将发出报警(中断)并切换到另一个有效参考时钟。
* 窄环带宽：DPLL 可被视为一个相位噪声滤波器。环路带宽越窄，相位噪声衰减越好。一些规范，如 G.813，明确规定了环路带宽。其他标准，包括
图6：典型相位噪声转移测试结果。GR-253-CORE，则通过漂移转移要求隐含规定了窄环带宽规范。理
想情况下，DPLL 应具备可编程环路带宽，从而可以将时钟卡方便地用于各种应用。 * 高抖动和漂移容差：DPLL 应能够容许其输入上有较大相位噪声而仍能保持同步。
成本最低且最简单的时钟卡设计方法是使用一个能够保证时钟性能需求的、现成的单片 DPLL。另外一种选择是使用有些晶体振荡器厂商提供的一种混合模块 DPLL。但是，模块方法一般要比单片 DPLL方法贵很多，并且要求更大的电路板面积，功率也更大。第三种选择是开发一种自行研发的 DPLL。这种策略风险很大，因为即使拥有自主研发时钟专家，要开发一种符合时钟规范的 DPLL仍需要一个很长的开发周期，其中包括很多反复。表1对这三种方法进行了比较。 线路卡
如图 3 所示，每个线路卡具有一个 DPLL，后跟一个模拟 PLL(APLL)。DPLL用于实现活动时钟和冗余时钟之间的无中断切换，提供短时间内时钟的持续，例如当活动时钟意外消失，而系统未检测到活动参考时钟失败，并切换，锁定于提供冗余参考时钟的线路卡 DPLL 之前。一个线路卡 DPLL需要有一个晶体
振荡器(同任何 DPLL一样)。但是，这种振荡器可以是低成本振荡器，因为线路卡 DPLL不需要转入保持模式(除了在活动和冗余时钟之间切换时的短暂时间)。对于长期保持，系统将依赖于时钟卡 DPLL。因此，时钟卡 DPLL 要求使用质量较高的晶体振荡器 (TCXO, OCXO)。
APLL 只用于抖动减小和倍频。使用 APLL可以实现无中断参考时钟切换。但是，很难获得良好的时钟持续性，因为相对于使用晶体振荡器的 DPLL 而言，APLL中通常使用的基于 LC 的振荡器具有很低的保持稳定性。典型地，一个 DPLL的短期保持精度为 0.01ppm(百万分之一)或更优，而一个 APLL的保持精度却在 100ppm以上。 时钟符合性测试
虽然 PLL对于时钟符合性来说是最重要的装置，但所有时钟规范要求却都没有对其性能做出特别的规定。时钟规范是为网络产品(插分多路复用器、路由器等)而不是仅仅针对 PLL制定的。符合性是在网络产品数据接口(E1/T1、STM-1/OC3 等)而非时钟层次(PLL 输出)上进行测试的。
市场上有可以进行完整的标准符合性测试的设备。最常用的有安科特纳(Acterna)公司的 ANT-20和安捷伦公司的OmniBER。图4显示了一种典型的测试装置。
虽然时钟规范要求是在网络接口上测试的，但出于调试的目的，同时也在时钟层次上进行测试将会非常有用。例如，如果我们在网络接口上进行的抖动产生测试中失败，我们无法确定失败是否是由线路卡 PLL、扇出缓冲器、或是帧调节器/LIU 造成的，除非我们在时钟层次上进行抖动产生测试。
图7：典型相位噪声容限测试结果。
没有单个测试设备可以完成在时钟层次上进行的所有符合性测试。抖动测量可以使用一个数字示波器、时间间隔分析仪和相位噪声分析仪来完成。数字示波器的缺点在于它只能测量总(未滤波的)抖动。它无法显示抖动的频谱分量，也不能执行时钟规范所要求的抖动滤波。时间间隔分析仪可以执行抖动滤波，但由于具有相对较高的噪声电平，它只能用于PDH和OC-3 STM-1 应用。
对于较高级别的Sonet/SDH，其最大允许抖动为皮秒范围，这时相位噪声分析仪将是必不可少的。这是因为它们可以测量亚皮秒抖动，并可提供对相位噪声频率分布的观察，可方便地对相位噪声进行滤波和积分。
抖动产生
抖动产生要求规定了当提供干净(无抖动)输入参考时钟时，被测设备(EUT)产生的最大固有抖动量。最大固有抖动是以通过一个一阶带通滤波器测量时得到的以 UI为单位的峰-峰值来规定的。最关键的抖动产生元件是线路卡 DPLL 和 APLL、LIU(SerDes)和光学模块。确保设计可靠性，因为 LIU和光学模块一般总会增加抖动，设计DPLL+APLL的预计抖动产生应至少比规范要求低 50%。抖动产生可使用图 4 中所示的测试装置进行测量。因为抖动产生是在使用一个干净输入参考时钟的情况下进行测量的，因此应禁用测试仪内部的抖动/漂移产生模块。 漂移产生
漂移产生要求规定了当提供极为稳定的无漂移输入参考时钟时，被测设备(EUT)产生的最大固有漂移量。漂移产生要求采用 MTIE和TDEV模板(mask)来定义。图5显示了典型的漂移产生 MTIE和TDEV测试结果。
固有漂移主要依赖于时钟卡DPLL的带宽和用作时钟卡 DPLL主时钟的晶体振荡器的短期频率波动。当提供干净输入参考时钟时，DPLL可以对那些短期频率波动进行补偿并在其输出上提供干净时钟。DPLL的此项能力依赖于其带宽--带宽越宽，补偿越好。由于规范对 DPLL的带宽做出了规定，因此唯一的变量就是晶体振荡器。因为线路卡 DPLL一般都具有较宽的带宽，因此其晶体振荡器不必很稳定。
进行漂移相关的测试时，总是需要使用一个具有高精度和稳定性的外部时钟。典型的情况是，测试仪被提供一个源于 PRC/PRS 的时钟，如 GPS或提供一个如图4所示的铷时钟源。 相位噪声(抖动和漂移)转移
相位噪声转移表示了输出和输入相位噪声之间的比率与相位噪声频率的关系。其定义为：
实质上，它表示了 EUT 将从哪个频率开始衰减相位噪声。它还显示了 EUT在通带区域内是否存在任何相位噪声峰化(增益)。图6显示了一种典型的 EUT 相位噪声转移曲线。
相位噪声转移主要受时钟卡 DPLL影响，因为 PLL 可以被看作是相位噪声的低通滤波器。EUT 时钟链中的其他 PLL(时钟卡 DPLL和 APLL)的影响不是很重要，因为它们的环路带宽比时钟卡 DPLL 的环路带宽要宽得多。
相位噪声转移和抖动产生的测试装置是相同的(图 4)。伪随机数据被调制以正弦相位噪声，然后馈送至
EUT。EUT的输出反馈到测试仪，在这里，时钟被从数据中提取并馈送到一个抖动/漂移测量计。对不同的相位噪声频率重复进行上述测量。测试仪产生的相位噪声的幅度应当对所有测量恒定不变，其选择应小于 EUT 在最高相位噪声频率时的相位噪声容差。
表1：时钟卡实现方法比较。
请注意，Telcordia 规范(GR-1244-CORE 和 GR-253-CORE)以及针对 1.544 Mbps层次的 ITU 规范(G.813 中第 2 项)不使用正弦漂移进行漂移转移测试。这些规范建议使用与对 TDEV 所定义的频谱一样宽的频谱的漂移。 相位噪声(抖动和漂移)容限
相位噪声容限规定了 EUT仍能保持同步而不产生任何数据丢失或报警时所能容许的最小相位噪声量。用于相位噪声容差测量的测试装置如图 4 所示。伪随机数据被调制以正弦相位噪声，然后馈送至 EUT。EUT 的输出反馈到测试仪，在那里对位差错和报警进行检查。相位噪声幅度缓慢增大，直到测试仪检测到位差错或报警。对不同的相位噪声频率重复进行上述测量。如图 7 所示，测得的相位噪声容限值与来自目标时钟规范的相位噪声容限模板进行比较。
与漂移转移类似，Telcordia 规范(GR-1244-CORE 和 GR-253-CORE)以及针对1.544 Mbps 层次的 ITU 规范(G.813 中第 2 项)不使用正弦漂移进行漂移容限测试。两种规范均建议使用与对 TDEV 所定义的频谱一样宽的频谱的漂移。 短期相位瞬态
短期相位瞬态规定了 EUT在两个同步参考时钟之间切换时其输出上的最大相位误差和最大相位斜率。测试装置与图 3 中的装置类似，不同之处在于，需要使用一个额外的测试仪产生一个第二参考时钟。测试是通过断开活动参考时钟，从而引起 EUT 时钟(时钟卡 DPLL)切换到辅助时钟源而进行的。短期相位瞬态采用 MTIE 模板(mask)规定。
短期相位瞬态主要依赖于时钟卡 DPLL 参考时钟切换机制。 长期相位瞬态(保持)
长期相位瞬态规定了当 EUT 处于保持模式时相位的最大偏移。它采用测量时钟和“理想”时钟之间的分数频率偏移和频率漂移进行量化表示。G.813 第 1 项中的最大相位误差定义如下：
其中：
(方程5)对应于初始频率偏移，定义为 50 ns/s
(方程6)是因温度变化引起的频率偏移，等于 2000 ns/s。如果没有温度变化，则其等于零。 (方程7)是由老化引起的频率漂移。规定为
保持完全依赖于时钟卡 DPLL及其主时钟晶体振荡器的稳定性。特别地，初始保持精度(方程5)依赖于 DPLL平均算法的分辨率，而其他参数则依赖于晶体振荡器的稳定性。 参考文献
[1] Slobodan Milijevic, Adding Timing Redundancy to Comm Equipement Designs, Communications System Design Magazine, Dec. 2004
[2] Definitions and terminology for synchronization networks ITU-T Recommendation G.810, 1996
[3] Timing characteristics of SDH equipment slave clocks (SEC) ITU-T Recommendation G.813, 1998
[4] Synchronous Optical Network (SONET) Transport Systems: Common Generic Criteria GR-253-CORE, Issue 3, 2000
[5] Clocks for the Synchronized Network: Common Generic Criteria GR-1244-CORE, Issue 2, 2000
作者：Slobodan Milijevic，Email: slobodan.milijevic@zarlink.com，卓联