CHARP7 - 图文(4)

$７－２VHDL的基本模块结构一．整体结构一个设计实体由一个实体说明和一个结构体组成，基本类型结构为：设计实体器件A实体说明结构体二．实体说明ENTITY实体名IS格式［GENERIC（［对象］名字表：［模式］子类型标识［：＝静态表达式］，…）；］［PORT（[SIGNAL]名字：［模式］子类型标识［数据类型］［：＝静态表达式］，…）；］实体说明部分［BEGIN实体语句部分］END［ENTITY］［实体名］；１．类属表达式［GENERIC（［对象］名字表：［模式］子类型标识［：＝静态表达式］，…）；］说明该端口的数据流向，有四种形式：IN，OUT，INOUT，BUFFERIS数据类型用来说明端口的类别，有四种形式：Signal，Variable，Constant，File表示为：SUBTYPE子类型名［RANGE…TO…］２．端口表达式PORT（[SIGNAL]名字：［模式］子类型标识［数据类型］［：＝静态表达式］，…）；?数据类型包括：Integer－整数类型，Real－符点类型，Boolean－枚举类型，Time－物理类型，Bit，Bus，Severity_Level，Character等?其它部分与类属说明语句类同３．实体说明部分?实体部分定义的项目是该实体接口中的公共信息?实体说明中的语句是每一设计实体接口的公共部分，仅可以是下述并行语句：并行断言语句，并行过程调用语句或被动进行语句．所有语句必须是被动的，不含信号赋值