7_20
1） General选项卡中各功能描述
■ Save Layout at Exit：当退出时，保持Design Entry HDL原有的窗口和工
具栏设置
■ Click to Activate View：选择此项，单击激活窗口；不选中时，当光标移
动到窗口时，自动激活
■ Cursor Shapes：在命令模式下，允许使用不同的光标形状 ■ Windows Autopan：整体移动窗口功能
■ Ctrl+RMB Context Menu：选择此项：Ctrl按键+单击鼠标右键才能弹出右
键菜单；不选择此项：单击鼠标右键直接弹出右键菜单，一般情况下不选中此项
■ Multi-format Vectors：多种格式的信号命名方式：选择此项：<>、（）、[]、
冒号、逗号与&都是特殊符号，不能再用作信号名；不选择此项：上述符号除<>可以指示矢量信号和冒号（：）代表连接关系，其余符号都无特殊含义，可以用作信号名，一般默认选择此项
■ Ctrl+LMB Select and Drag：改变选择，拖动及Stroke的命令所执行的行
为：1选中时：直接按住鼠标左键画出相应的符号，即可以使用Stroke功能；按住Ctrl键，鼠标左键单击一个对象，移动鼠标就可以移动对象；按下Ctrl或Shift键，按住并拖动鼠标左键，可以选择多个选项。按下鼠标右键，在弹出菜单中选择Exclude及可以去掉选中的元件、属性或连线；2、不选择此项时：按下Ctrl键和1中不按Ctrl键的功能一样，不按下Ctrl和1中按下Ctrl键的功能一样 ■ Component Browser（Add）：选择此项，在命令栏中输入add，即可以打
开添加元件对话框
■ Show Category View（Add）：选择此项，打开添加元件对话框，默认显示
的是Category View项；不选择此项，打开添加元件对话框，默认显示的是Library View项
■ Drawing Browser（Edit）：选择此项，在命令栏中输入edit，回车即可打
开View Open窗口
■ Libraries Browser（Lib）：选择此项，在命令栏中输入lib，回车即可以打
开Search Stack窗口；不选择此项，则打开库路径的提示框 ■ Show PPT Browser：选择此项，在添加元件的时候会自动打开Physical Part
Filter项
■ Enable Pre-Select Mode：打开Design Entry HDL菜单的预选模式
■ Set PATH Property Invisible：选择此项，在放置元件的时候，元件的属性
全为不可见，不选择此项，则默认全部显示元件属性
■ Hierarchy Viewer：Hide Sheet Number：表示隐藏层次试图窗口中的模块
的页码；Hide Instance Name：表示隐藏层次试图窗口中的实例名 ■ Messages：设置在何处显示哪种类型（Fatal、Error、Warning、Information）
的信息，例如，当设置了一个很小的逻辑网格尺寸，Design Entry HDL会给出警告信息“网格太小，无法显示”，此消息如何显示就根据此处的设置；Command Line表示在命令输入栏中显示信息；Dialog表示以对话框的形式显示信息；Suppress表示不显示信息（对于致命的错误，这项是不能选择的）
■ Canonical Names：在使用全局查找、全局导航和查看属性的时候，控制
显示的名命名方式，根据选择和不选择Library、Cell和View来实现显示与不显示这三项内容；Depth便是在显示格式中的Lib.Cel:View的显示层级
■ Page Border：给新建的原理图页设定一个默认的图幅：单击“Browse”
按钮在相应的库中选择一个图幅即可，设定之后，新建原理图页就是有图幅的页面，不用再手动调入图幅了
■ Drawings：设定Design Entry HDL可以同时打开的原理图页面窗口，默
认值是50
2） Output项
图7_21所示为Output项的各选项内容。
7_21
■ Binary File：保存逻辑的二进制格式的文件 ■ ASCII File：保存逻辑的ASCII格式的文件 ■ Confirm Write：保存前需确认
■ Dependency File：按照相关信息保存ASCII文件
■ Create Netlist：当保存设计时创建一个VHDL或Verilog文本描述 ■ Verilog：当保存设计时创建一个Verilog文本描述 ■ Verilog栏的Options：显示Verilog的网表设置对话框 ■ VHDL：当保存设计时创建一个VHDL文本描述 ■ VHDL栏的Options：显示VHDL的网表设置对话框
■ Annotate Synthesis Constraints in Netlist：选择此项，Design Entry HDL会
报告设计中的约束信息
■ Allowed Global Shorts：添加全局网名列表，这些信号网名可以在设计中
短路，当在Signal1栏中填写了第一个全局网名，在Signal2中填写了第二个全局网名，再当它们短路时，不会报错（此项设置一般情况下可以不进行设置，如要设置须慎重）
3） Paths项
如图7_22所示为Paths项的各项内容
7_22
■ Category File Path：指定类别文件（.cat）的目录
■ Input Script：指定Design Entry HDL控制命令的文件路径，在启动
Design Entry HDL的时候运行此文件
■ PPT Option Set：指定PPT选项设置文件的路径，可以作为默认设置 ■ Attribute Directory：指定属性显示对话框中显示选项加载的属性文件
（.att）默认路径为（安装路径）/tools/fet/concept/attributes
4） Custom Variables项
如图7_23所示为Custom Variables项的各选项内容
7_23
Custom Variables项是用户定义变量的窗口，可以在Design Entry HDL定义变量，放置在原理图中。
Name表示在此处输入定义的变量名。
Value表示在此处输入定义变量的值。注意：变量值不能为空，否则会删除掉此变量。 5） Graphics项
如图7_24所示为Graphics项的各选项内容。