浙江大学2004–2005学年秋冬季学期
《数字系统设计基础》课程期末考试试卷
开课学院： 信息学院 ，考试形式：闭卷，允许带___________入场 考试时间：_2005_年_1_月_16_日,所需时间： 120 分钟
考生姓名： _____学号： 专业： ________ 题序 得分 评卷人 一 二 三 四 五 六 七 八 九 总 分 （12分）一、 化简下列逻辑函数，要求表达式尽量简单。
1、 F(A,B,C,D)=Σm(1,2,4,12,14) + Σd(5,6,7,8,9,10)， 其中，d为任意项 2、Y?ABD?ABC?BCD?ABCD?ABCD
二、(14分)
1、 用一个4位二进制比较器和门电路设计5位二进制比较器；即电路的输入为
两个5位二进制无符号数A（A4A3A2A1A0）、B（B4B3B2B1B0）， 输出L、E、S分别表示A>B、A=B、A 函数Y＝4A＋B。 A0A1A2A3B0B1B2B3C03300?S0S1S2S3C4 1 （10分）三、分析如图所示的电路功能，假设Q2Q1初态为00。 Q1Q2010G3Q2DX0G3EN0123 1TC101 xMUXEN0123EN0123&1TC1Q1Q2Q1&Zout1xCP 2 四、（12分）分析图中所示的时序电路，画出在图中所示的输入信号A和时钟CP作用下Q3、Q2、Q1和Y的波形。 3 （15分）五、图中为某时序的状态转换图，其中m为 输入信号，y为输出信号号，试用JK触发器设计此同步时序电路，要求： (1) 写出次态卡诺图、激励方程、输出方程； (2) 画出逻辑电路图。 4 六、（12 分）用一个计数器74161和一个8选1数据选择器74151及必要的门电路设计一个脉冲序列发生器:当X＝0时产生序列信号101010；当X＝1时产生序列信号0011101 （10分）七、 用Verilog HDL语言设计一个模为30的可逆计数器，要求： 1、有进位/借位输出端， 2、有计数/保持控制端、置数控制端、加减控制端、预置数输入端， 3、进位/借位信号只在计数状态下才会输出。 5 （8分）八、由主从JK触发器和555定时器组成的电路如图(a)所示，已知：CP为10Hz的方波，R1＝10kΩ，R2＝56 kΩ。C1＝1000pF，C2＝4.7μF。触发器Q及555(图b)输出端（3端）初态为0。 1、 试画出触发器Q端、ui、uo相对于CP的波形。 2、 试求触发器Q端输出波形的周期。 VCC(4)(8)R1Q1JQC11KDR2(7)(6)(2)C1uiC2RDVDDDISC555vSVCOGND(5)(1)vRQ(3)uo1VCOVI1(TH)VI2(TR)VR1562VR2VCC85kΩ+C-1RD4vC1vC2G1&Q&G2&QG313G4Vo5kΩ+C2-CP0.01μFVo'7(DISC)5kΩTD1 图（a） CPQuiuo01图（b）定时器555的电路结构图 （7分）九、有CMOS D触发器构成的单稳态电路如图所示。已知工作电平为 Vdd。要求： 1、画出Q端、Vo波形。 Vi2、求tw t1DSViC1QRVoCVotQt 6