北交大2014数电实验报告(4)

1 制作过程

本实验我们在九教南502实验室的实验箱上进行搭建。实验箱上配有5v电源、高/低电平输出端和带译码器的数码管。将芯片插入芯片槽中，用线将其对应管脚连起来，就能实现联通的功能。 连接出来的电路如图：

图4-1 【基础部分】实验结果

2 遇到的问题和解决方法

加法器的进位端和没有输入的端口都需要接地，否则为高阻，会出现不可预知的错误。在TTL电路中，高阻状态就是0状态。而在仿真时，如果引脚悬空，各种仿真软件默认接高电平，

这个实验相对比较简单，有可能遇到实验箱上某个模块不能正常工作的情况。这是要分块测量查找错误，并且合理的利用电压表判断高低电平。

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【发挥部分】

1 仿真过程

由于在multisim中没有对应的ADC和DAC芯片，所以我们采用库元件较全的proteus仿真。

图4-2 100mv，2kHz仿真结果图

图4-3 50mv，5kHz仿真结果图

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图4-4 3v，2kHz仿真结果图

U4:AU2(A=B)132U15(IN0)U15(CLOCK)10121315911141234U2A0A1A2A3B0B1B2B3AB74LS85U4:B74LS086U8(VCC)4591012QAB765131245R315kU4:C74LS088U1526272812345VREF(+))252423221216IN0IN1IN2IN3IN4IN5IN6IN7ADD AADD BADD CALEVREF(+)VREF(-)ADC0808CLOCKSTARTEOCOUT1OUT2OUT3OUT4OUT5OUT6OUT7OUT81067212019188151417U4:D74LS0811U8U6347813141718111D0D1D2D3D4D5D6D7OELE74LS373Q0Q1Q2Q3Q4Q5Q6Q7256912151619347813141718111U14:A(V+)20191817161514131211U7D0D1D2D3D4D5D6D7OELE74LS373Q0Q1Q2Q3Q4Q5Q6Q7256912151619U5:A74LS083U5:B74LS08612345678910CSVCCWR1ILE(BY1/BY2)GNDWR2DI3XFERDI2DI4DI1DI5DI0DI6VREFDI7RFBIOUT2GNDIOUT1DAC0832U14:A43AU1:A41BCDR21k1232U5:C74LS08811U310121315911141234A0A1A2A3B0B1B2B3AB74LS85910121311R1LM324500LM324OE9U5:D74LS0811U14:A(V-)74LS08QAB765U93456U9(CLK)710291D0D1D2D3ENPENTCLKLOADMR74LS161Q0Q1Q2Q3RCO141312111512U11:A56U10:C674LS04U10:A174LS0424574LS22U13:A13274LS00U10:B374LS04421374LS02U9(MR)U12:A 图4-5 电路图设计

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2 调试过程

图4-6 信号源连接示意图

图4-7 电压表检测示意图

（1）ADC芯片检测

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将输入信号源由正弦信号转变为直流信号以便于电压表进行测量。高低电平满足TTL电平标准。只要8个输出端不是全部高电平就说明AD芯片输出正常。由于start与ale相连。模拟信号就会连续转换。 （2）比较器检测

首先确定低位比较器三个A>B、A=B、A

分别检查输入时钟信号是否为高电平5.0V低电平0V，再依次检测Q0、Q1、Q2、Q3以及进位端口。并用示波器对比输入波形看是否能实现16分频。

将分频电路里A>B端口分别置于高电平和低电平，检查时序电路的两个输出端是否能分时使能。 （4）缓存检测

检查使能端口输出波形是否正确，每个周期都应有一段时间是高电平以使数据通过。再检测输入端口的数据是否与前一级输出相同。缓存电路正常的标志是二级缓存数据输出端口正常。 （5）DA检测

检查DAC芯片的工作方式是否为直通，检测DAC芯片8个输入端数据是否正常。 （6）运放检测

将运算放大器与前一级断开，输入波形看其放大效果。

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