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另外，PCI最独持之处是可以支持突发读取及突发写入，这对使用高性能图形加速器尤为重要。 3. 极小的存取延误
支持PCI的设备，存取延误很小，能够大幅度减少外围设备取得总线控制权所需的时间。例如，连接局部网络的以太网控制器，其缓冲区随时需要由网络接收大型档案，由于要等待使用总线的批准．从而使以太网界面卡注往无法及时在缓冲区溢出之前迅速将数据送给中央处理器，网络界面卡被迫将文件内容存在额外的内存区。对于PCI兼容的外围设备，由于它能提供更快速的存取，因此以太网卡可及时将数据传至中央处理器，减少所需的额外内存．从而降低附加卡的整体成本。
4. 采用总线主控和同步操作
PCI的总线主控相同步操作功能有利于PCI性能的改善。总线主控是大多数总线部具有的功能，目的是让任何一个具有处理能力的外围设备暂时接管总线，以加速执行高吞吐量、高优先级的任务。PCI独特的同步操作功能可保证微处理器能够与这些总线主控同时操作，不必等待后者的完成。 5. 不受处理器限制
PCI独立于处理器的结构，形成一种独持的中间缓冲器设计方式，将中央处理器子系统与外围设备分开。一般来说，在中央处理总线上增加更多的设备或部件只会降低性能和可靠程度。而有了缓冲器的设计方式，用户可随意增添外围设备，以扩展电脑系统而不必担心在不同时钟频串下会导致性能的下降。 独立于处理器的总线设计还可保证处理器技术的变化不会使任何个别系统的设计变得过时，使消费者大为受惠。 6. 适合于各种机型
PCI局部总线不只是为标准的桌面(台式)电脑提供合理的局部总线设计，同时也适用于便携式电脑和服务器。它可为便携式电脑及笔记本电脑提供台式电脑的图形性能，又可支持3.3v的电源环境，延长电池寿命，为电脑的小型化创造了良好的实现条件。PCI可缩小零件的尺寸，减少零件的数目，从而节省了宝贵的线路板空间，可使系统设计者在其产品中加入更多功能。
在服务器环境下，PCI支持分级式外围设备的特性，可使一个PCI界面支持一组级联的PCI局部总线；也可以使设置为多组PCI总线的服务器增添额外的扩展插槽，提供更多的I/O接口，并将高带宽与低带宽的数据分隔开来。 7. 兼容性强
由于PCI的设计是要辅助现有的扩展总线标准，因此它与ISA、EISA及MCA总线完全兼容。虽然现有电脑系统的插倍数目有限，但PCI局部总线可提供“共用插槽”，以便接插一个PCI、EISA及MCA插头。这种兼容能力能保障用户的投
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资，让用户在继续使用沿用的附加卡之余，又能提供额外的插槽，方便用户选用新的外围设备。 8. 预留了发展空间
PCI总线在开发时预留了充足的发展空间，这是它的一项重要特性。例如，它支持64位地址/数据多路复用。这是考虑到新一代的高性能外围设备最终将需要64位宽的数据通道。PCI的64位延伸设计，可将系统的数据传输速率提高到264MB/s，同时，由于PCI描槽能同时接插32位和64位插卡，所以，32位与64位外围设备之间的通信是在用户不知不觉间进行的，从而做到了真正的瞻前顾后兼容。PCI还提供了自动配置功能，从而保证了用户在安装外围卡时，不需要手工调整跨接线。 9. 低成本、高效益
PCI的芯片将大量系统功能高度集成，节省了逻辑电路，耗用较小的线路板空间．成本降低。PCI部件采用地址/数据线复用，从而使PCI部件用以连接其它部件的引脚数减至50以下。 10. 是立足现在放眼未来的标准
PCI局部总线既迎合了当今的技术要求，又能满足未来的需要，是计算机界公认的最具高赡远瞩的局部总线标准。PCI的高性能、高效率及与现有标准的兼容性和充裕的发展潜力，是其它总线不可及的。它可作为当今及未来的设计指引。
2.1.2 PCI总线的系统结构
图2. 1 PCI系统结构图
Figure 2.1 PCI system architecture diagram
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在一个PCI系统中可以做到高速外部设备和低速外部设备共存、PCI总线与ISA/EISA总线并存，如图2.1中所示。
在图2.2.1中可以看出，处理器/Cache/存储器子系统经过一个PCI桥连接到PCI总线上。此桥提供了一个低延迟的访问通路，从而使处理器能够直接访问通过它映射于存储器空间或I/0空间的PCI设备，也提供了能使PCI主设备直接访问主存的高速通路。该桥也能提供数据缓冲功能，以使CPU与PCI总线上的设备并行工作而不必相互等待。另外，桥可使PCI总线的操作与CPU总线分开，以免相互影响。
扩展总线桥(标准总线接口)的设置是为了能在PCI总线上接出一条标准I/0扩展总线，如ISA, EISA或MCA总线，从而可继续使用现有的I/0设备，以增加PCI总线的兼容性和选择范围。一般地，典型的PCI局部总线系统中，最多支持三个插槽(连接器)，但这样的扩充能力并不一定是必要的。PCI接插卡连接器属于微通道 (MC)类型的连接器。同样的PCI扩充板连接器也可以用在ISA, EISA及MCA总线的系统中。
2.1.3 PCI总线信号定义
在一个PCI应用系统中，如果某个设备取得了总线控制权，就称其为“主设备”， 而被主设备选中以进行通信的设备称为“从设备”或“目标节点”。对于相应的接口信号线，通常分为必备的和可选的两大类。如果作为目标的设备，至少需要47条;若作为主设备则需要49条。利用这些信号线便可处理数据、地址、实现接口控制、仲裁及系统功能，如图2.2所示。下面，对上述的这些必备信号作一下简要的介绍: 1. 系统信号 (1) CLK总线时钟信号
该时钟信号用于所有PCI设备的同步，系统中所有的信号都以他为基准，该信号的频率称为总线的工作频率。PCI的最高操作频率是33MHz，最低频率是直流 (OHz)。
(2) RST#系统复位信号
该信号用于复位总线上的接口逻辑或设置PCI特性寄存器以及有关信号到指定的状态，该信号低电平有效。在复位信号的作用下，PCI总线的所有输出信号处于高阻态，SERR#被悬空。 2. 地址和数据信号
(1) AD[31:0]地址数据多路复用信号
这组信号是双向三态的，由地址和数据信号公用。一个PCI总线传输事务包括一个地址传送节拍和多个数据传送节拍。在FRAME#信号有效时，该组信号上传输的是32位的物理地址。对于工//0端口，这是一个字节地址。对于配置空
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间和内存空间，这是一个双字地址。在数据传送节拍，该组信号线上传送的是数据信号，AD [7:0]包含最低字节数据，而AD[31:24〕包含最高字节数据。 (2) C/BE#[3:0]总线命令和字节允许信号
双向三态信号，在地址传送节拍，C/BE# [3:0]田传送PCI总线命令(I/0，内存读等);在数据传送节拍，C/BE#[3:0]传送的是字节允许信号，字节允许信号确定32位数据在4个字节中的哪些字节被传送，该信号中的4位分别对应于32位中的4个字节。
(3) PAR (Parity)奇偶校验信号
双向三态，该信号对AD[31:0]和C/BE#[3:0]信号作奇偶校验，以保证数据的有效性。当AD[31:0]和C/BE#[3:0〕中“1”的个数为偶数时，PAR=1(高电平)。
3. 接口控制信号 (1) FRAME#帧周期信号
双向三态，低电平有效。由当前主控设备驱动，表示一个总线周期的开始和结束。当该信号有效，表示开始总线传输操作，AD[31:0]和C/BE#[3:0]上传送的是有效地址和命令。在整个总线周期内，该信号一直有效，当该信号变为高电平时，表示进入最后一个数据节拍，传送结束。 (2)IRDY#主设备准备好信号
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图2.2 PCI总线连接器定义示意图
Figure 2.2 PCI bus connector definition diagram
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双向三态，低电平有效，该信号由系统主控设备驱动。它与TRDY#同时有效时可完成数据的传输。在写周期工RDY#表示AD [31: 0}上数据有效，在读周期改信号表示主控设备己经准备好接受数据。 (3) TRDY#从设备准备好信号
双向三态，低电平有效，从设备驱动。当该信号有效，表示从设备准备好传送数据。在写周期表示从设备准备好接受数据;在读周期，表示AD [31: 0]上的数据有效。
(4) STOP#从设备要求主设备停止当前数据传送
双向三态信号，低电平有效，主控设备驱动，用于请求总线主控设备停止当前数据传送。 (5) LOCK#锁定信号
双向三态，低电平有效，主控设备驱动，用于保证主设备对存储器的锁定操作。
(6) IDSEL初始化设备选择信号
输入信号，高电平有效，在配置读写操作阶段，用于芯片选择。 (7) DEVSEL#设备选择信号
双向三态，低电平有效，从设备驱动，当该信号有效时(输出)，表示所译码的地址是在设备的地址范围内;当作为输入信号时，表示总线上有某个设备是否被选中。
4. 仲裁信号(这两个信号只被总线主控设备使用) (1) REQ#总线请求信号
双向三态，低电平有效，由希望成为总线主控设备驱动。他是一个点对点信号，并且每一个主控设备都有自己的REQ#。 (2) GNT#总线请求允许信号
双向三态，低电平有效。当该信号有效时表示总线请求被响应。这也是一个点对点信号，每个总线主控设备都有自己的GNT#。 5. 错误报告信号
(1) PERK#数据奇偶校验错信号
双向三态，低电平有效。该信号有效时，表示总线数据错，一个主控设备在完成数据传送节拍后，根据结果驱动PERR#信号。当发现奇偶校验错时，主设备重新接受数据。 (2) SERR#系统错误信号
漏极开路信号，低电平有效。该信号用于报告地址奇偶错、数据奇偶错、命令错等。 6. 中断请求信号
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