参考文献
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致 谢
在这次毕业设计的设计过程中，得到了很多人的帮助。首先要感谢我的指导老师——陈初侠老师，在课程设计上给予我的指导，提供给我的支持和帮助，让我能把系统做得更加完善。在完成毕业论文的过程中，我学到了许多新的知识，也巩固了一些已经学过的知识，弥补了以前的不足之处，锻炼了我的动手能力，使我的设计能力得到提高。其次，我要感谢帮助过我的同学们，他们也为我解决了不少难题，同时也感谢学院为我提供了良好的做毕业设计的环境。最后，要感谢各位老师抽出时间对本文进行评阅。
附 录
顶层实体的VHDL编程：
library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all;
entity taximeter is port(clk : in std_logic;--输入300Hz时钟 start : in std_logic;--计费器启动 stop : in std_logic;--等待信号 mile : in std_logic;--公里脉冲信号 single : in std_logic;--单程键 sel : out std_logic_vector(2 downto 0);--位选 show : out std_logic_vector(7 downto 0));--7段数码管译码输出 end taximeter;
architecture structural of taximeter is component taxi
port(clk : in std_logic; start : in std_logic; stop : in std_logic; mile : in std_logic; single : in std_logic; char0 : out std_logic_vector(3 downto 0);--计费输出小数点位 char1 : out std_logic_vector(3 downto 0);--计费输出个位 char2 : out std_logic_vector(3 downto 0);--计费输出十位 char3 : out std_logic_vector(3 downto 0);--计费输出百位 min0 : out std_logic_vector(3 downto 0);--等待时间输出个位 min1 : out std_logic_vector(3 downto 0);--等待时间输出十位 km0 : out std_logic_vector(3 downto 0);--行驶公里输出个位 km1 : out std_logic_vector(3 downto 0));--行驶公里输出十位 end component; component display
port(clk : in std_logic; char0 : in std_logic_vector(3 downto 0); char1 : in std_logic_vector(3 downto 0); char2 : in std_logic_vector(3 downto 0); char3 : in std_logic_vector(3 downto 0); min0 : in std_logic_vector(3 downto 0); min1 : in std_logic_vector(3 downto 0); km0 : in std_logic_vector(3 downto 0); km1 : in std_logic_vector(3 downto 0);
sel : out std_logic_vector(2 downto 0); show : out std_logic_vector(7 downto 0)); end component;
signal char0 : std_logic_vector(3 downto 0); signal char1 : std_logic_vector(3 downto 0); signal char2 : std_logic_vector(3 downto 0); signal char3 : std_logic_vector(3 downto 0); signal min0 : std_logic_vector(3 downto 0); signal min1 : std_logic_vector(3 downto 0); signal km0 : std_logic_vector(3 downto 0); signal km1 : std_logic_vector(3 downto 0); begin charge_control:taxi port map(clk => clk, start => start, stop => stop, mile => mile, single => single, char0 => char0, char1 => char1, char2 => char2, char3 => char3, min0 => min0, min1 => min1, km0 => km0, km1 => km1); display_control:display port map(clk => clk, char0 => char0, char1 => char1, char2 => char2, char3 => char3, min0 => min0, min1 => min1, km0 => km0, km1 => km1, sel => sel, show => show); end structural;
计费模块的VHDL编程：
library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all;
entity taxi is port(clk : in std_logic;--输入300Hz时钟 start : in std_logic;--计费器启动 stop : in std_logic;--等待信号 mile : in std_logic;--公里脉冲信号 single : in std_logic;--单程键
char0 : out std_logic_vector(3 downto 0);--计费输出小数点位 char1 : out std_logic_vector(3 downto 0);--计费输出个位 char2 : out std_logic_vector(3 downto 0);--计费输出十位 char3 : out std_logic_vector(3 downto 0);--计费输出百位 min0 : out std_logic_vector(3 downto 0);--等待时间输出 min1 : out std_logic_vector(3 downto 0);--等待时间输出 km0 : out std_logic_vector(3 downto 0);--行驶公里输出 km1 : out std_logic_vector(3 downto 0));--行驶公里输出 end taxi;
architecture behave of taxi is constant n : integer := 30; signal f_mile1 : std_logic;--延迟时间 signal f_mile2 : std_logic;--延迟时间 signal f_mile_r : std_logic;--延迟时间 signal start_r : std_logic;--延迟时间 signal clk1hz : std_logic;--分频所得1Hz时钟 signal q : integer range 0 to n-1;--分频器 signal sec : integer range 0 to 59; signal c3,c2,c1,c0 : std_logic_vector(3 downto 0);--计费寄存器 signal k0 : std_logic_vector(3 downto 0);--公里寄存器 signal k1 : std_logic_vector(3 downto 0);--公里寄存器 signal m1 : std_logic_vector(3 downto 0);--等待时间寄存器 signal m0 : std_logic_vector(3 downto 0);--等待时间寄存器 signal en0 : std_logic;--路程大于3公里，使能有效 signal en1 : std_logic;--单程且大于20公里，使能有效 signal f_wait : std_logic;--等待时间，1脉冲/分钟 signal f : std_logic;--计费时钟 begin --输出显示 min0 <= m0; min1 <= m1; km0 <= k0; km1 <= k1; char0 <= c0; char1 <= c1; char2 <= c2;