武汉理工大学《数字电子技术课程设计》
3 电路各模块设计与参数选择
3.1 秒脉冲电路
秒信号发生器采用555定时器，555 定时器是一种模拟和数字功能相结合的中规模集成器件。其成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器。555定时器的外引脚排列图和内部电路框图分别如图 3.1.1 和图 3.1.2 所示。它内部包括两个电压比较器，三个等值串联电阻，一个 RS 触发器，一个放电管 T 及功率输出级。它提供两个基准电压VCC /3 和 2VCC /3 。
图3.1.1 555定时器引脚排列
图3.1.2 555定时器内部电路框图
555 定时器的功能主要由两个比较器决定。两个比较器的输出电压控制 RS 触
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发器和放电管的状态。在电源与地之间加上电压，当 5 脚悬空时，则电压比较器 C1 的同相输入端的电压为 2VCC /3，C2 的反相输入端的电压为VCC /3。若触发输入端 TR 的电压小于VCC /3，则比较器 C2 的输出为 0，可使 RS 触发器置 1，使输出端 OUT=1。如果阈值输入端 TH 的电压大于 2VCC/3，同时 TR 端的电压大于VCC /3，则 C1 的输出为 0，C2 的输出为 1，可将 RS 触发器置 0，使输出为 0 电平。
由555定时器组成的多谐振荡器如图3.1.3所示，其中R1、R2和电容C为外接元件。其工作波如图(D)所示。设电容的初始电压Uc＝０，t＝０时接通电源，由于电容电压不能
1突变，所以高、低触发端VTH＝VTL＝０<ＶＣＣ，比较器Ａ1输出为高电平，Ａ2输出为低电
3平，即RD?1，SD?0（1表示高电位，0表示低电位），R?S触发器置１，定时器输出u0?1此时Q?0，定时器内部放电三极管截止，电源Vcc经R1，R2向电容Ｃ充电，uc逐渐升高。
__1当uc上升到Vcc时，A2输出由０翻转为１，这时RD?SD?1，R?S触发顺保持状态不变。
3___所以0 __2t?t1时刻，uc上升到Vcc，比较器A1的输出由１变为０，这时RD?0，SD?1，R?S3触发器复０，定时器输出u0?0。 t1?t?t2期间，Q?1，放电三极管Ｔ导通，电容Ｃ通过R2放电。uc按指数规律下降， __2当uc?Vcc时比较器A1输出由０变为１，Ｒ－Ｓ触发器的RD?SD?1，Ｑ的状态不变，u03的状态仍为低电平。 __1SD?0，比较器A2输出由1变为0，R---S触发器的RD?1，t?t2时刻，uc下降到Vcc， 3_触发器处于1，定时器输出u0?1。此时电源再次向电容C放电，重复上述过程。 通过上述分析可知，电容充电时，定时器输出u0?1，电容放电时，u0?0，电容不断地进行充、放电，输出端便获得矩形波。多谐振荡器无外部信号输入，却能输出矩形波，其实质是将直流形式的电能变为矩形波形式的电能。由图3.3知，振荡周期T?T1?T2。T1为电容充电时间，T2为电容放电时间。 充电时间T1=(R1+R2)Cln2≈0.7(R1+R2)C 放电时间T2=R2Cln2≈0.7R2C 矩形波的振荡周期T= T1+ T2=ln2≈0.7(R1+2R2)C 因此改变R1、R2和电容C的值，便可改变矩形波的周期和频率。 本设计需要秒信号，则令T=1s,C=10uf, 可得R1=15K R2=68K 为常用电阻值，可得到秒信号。 武汉理工大学《数字电子技术课程设计》 图3.1.3 由555定时器构成的多谐振荡器电路及其输出波形 3.2 计时电路 计时电路采用的是74LS192可预置同步可逆BCD码计数器。其引脚图和内部结构原理图以及真值表如图3.2.1、图3.2.2、图3.2.3所示： 图3.2.1 74ls192引脚图 图3.2.2 74ls192内部结构原理图 武汉理工大学《数字电子技术课程设计》 图3.2.3 74ls192真值表 使用74LS192十进制可逆计数器来实现一百进制分计数器和六十秒计数器的原理是一样的，不同的只是它们的输入脉冲和进制不同而已。我们用四片74LS192来实现分计数和秒计数功能，对于秒信号，我们要的只是减计数，所以我们把两片秒计数的74LS192芯片的UP端接到高电平上去,DOWN端接到秒脉冲上；十分秒位上的输入端B、C端接到高电平上，即从输入端置入0110（十进制的6），秒十位的LD端和借位端BO联在一起，再把秒位的BO端和十秒位的DOWN联在一起。由图3.2.3可知，LD低电平有效，产生借位信号时，BO也是低电平有效。当秒脉冲从秒位的DOWN端输入的时候秒计数的74LS192开始从9减到0；这时，它的借位端BO 会发出一个低电平到秒十位的输入端DOWN，秒十位的计数从6变到5，一直到变为0；当高低位全为零的时候，秒十位的BO发出一个低电平信号，DOWN为零时，置数端LD等于零，秒十位完成并行置数，下一个DOWN脉冲来到时，计数器进入下一个循环减计数工作中。 对于分计数来说，道理也是一样的；只是要求，当秒计数完成了，分可以自动减少，需要把秒十位的借位端BO端接到分计数的DOWN端作为分计数的输入信号来实现秒从分计数上的借位。当然，这些计数器工作，其中的清零端CR要处于低电平，置数端不置数时要处于高电平。这是一个独立工作的最高可以显示99分钟的计时器。把四个74LS192的QA/QB/QC/QD都接到外部的显示电路上就可以看到时间的显示了。作为洗衣机控制器的一个模块，它还得有一定的接口来和其他的模块连接在一起协调工作，我们可以利用分计数的UP端来进行外部置数，当把它们各接到一个与非门的输出上，与非门的输入一端接脉冲信号，一端接低电平，当要置数时，将与非门的输入端从低变为高，打开与非门，另一输入端的的脉冲上就可以实现从0－9的数字输入。如图3.2.4所示，为计时电路电路原理图。 图3.2.5 四片74LS192组成的计时电路 武汉理工大学《数字电子技术课程设计》 3.3 显示电路 显示电路采用了两片一位的共阴极七段数码管（如图3.3.2所示），来分别显示分钟计时的十位和各位，完成预置和显示功能。数码管的驱动电路采用的共阴极的七段译码器74LS48，它内部有上拉电阻，可以直接与共阴极的数码管相连接。其管脚图和真值表分别如图3.3.1、图3.3.3所示： 图3.3.1 74LS48引脚图 图3.3.2 八段数码管图 图3.3.3 74LS48真值表