利用Multisim的同步十进制计数器的仿真实验
1 8421BCD码同步十进制加法计数器
图1为由4个JK触发器组成的8421BCD码同步十进制加法计数器电路，仿真开始，首先用清0开关将计数器设置为0000状态，然后在计数脉冲信号CP的作用下，计数器的状态按8421BCD码数的规律依次递增，当计数器的状态变为1001时，再输入一个计数脉冲，这时计数器返回到初始的0000状态，同时向高位输出一个高电平的进位信号。
图1 8421BCD码同步十进制加法计数器
2 集成同步十进制加法计数器74LS160和74LS162 1．74LS160的逻辑功能仿真
图2为74LS160的逻辑功能仿真电路，图中LOAD为同步置数控制端，CLR为异步置0控制端，ENT和ENP为计数控制端，D、C、B、A为并行数据输入端，
QD、QC、QB、QA为输出端，RCO为进位输出端。
1)异步置0功能：当CLR端为低电平时，不论有无时钟脉冲CP和其它信号输入，计数器置0，即QDQCQBQA?0000。
2)同步并行置数功能：当CLR?1，LOAD?0时，在输入计数脉冲CP的作用下，并行数据DCBA被置入计数器，即QDQCQBQA?DCBA，本仿真电路中并行置数仅为0000和1111两种。
CLK端输入计数脉冲CP时，3)计数功能：当LOAD?CLR?ENT?ENP?1，
计数器按8421BCD的规律进行十进制加法计数。
4)保持功能：当LOAD?CLR?1，且ENT和ENP中有0时，则计数器保持原来的状态不变。
图2 74LS160逻辑功能仿真电路
2．利用74LS160的“异步置0”获得N进制计数器
由74LS160设有“异步置0”控制端CLR，可以采用“反馈复位法”，使复位输入端CLR为0，迫使正在计数的计数器跳过无效状态，实现所需要进制的计数器。
图3为用74LS160的“异步置0”功能获得的七进制计数器电路，设计数器从QDQCQBQA?0000状态开始计数，“7”的二进制代码为0111，反馈归零函数
CLR?QCQBQA，根据该函数式用3输入与非门将它们连接起来。
图3 74LS160利用“异步置0”构成七进制计数器
3．利用74LS160的“同步置数”功能获得七进制计数器
图4 74LS160利用“同步置数”构成七进制计数器
74LS160设置有“同步置数”控制端，利用它也可以实现七进制计数，设计数从QDQCQBQA?0000状态开始，由于采用反馈置数法获得七进制计数器，因此应取同步输入端DBCA?0000，“7”的二进制代码为S7?1?S6?0110，故反馈置数函数为LOAD?QCQB，用2输入与非门把QC、QB和LOAD端连接起来，构成七进制计数器，如图4所示。
3 集成同步十进制加、减法计数器74LS190的仿真
图5所示为集成同步十进制加、减法计数器74LS190的逻辑功能仿真电路。
LOAD为异步置数控制端，CTEN为计数控制端，D、C、A、B为并行数据输入
端，QD、QC、QB、QA为输出端，U/D为加减计数方式控制端。MAX/MIN为进步输出/借位输出端。
1．异步并行置 数功能
当LOAD?0时，不论有无时钟脉冲和其它信号输入，并行输入的数据DCBA被置入计数器相应的触发器中，即QDQCQBQA?DCBA，本仿真电路中，并行输入数据只有0000和1111两种。
2．计数功能
LOAD?1时，U/D?0，CTEN?0，在CP脉冲上升沿作用下，计数器按
8421BCD码进行十进制加法计数，如这时将U/D变为1，则变为十进制减法计数器。
3．保持功能
当LOAD?CTEN?1，计数器保持原计数值不变。
图5 74LS190逻辑功能仿真电路