Logisim实验
1.6 练习锁存器（可不做）
实现如上子电路。
1.7 练习触发器（可不做）
实现一个一位的触发器，注意要用时钟。
用logisim的时钟实验一下结果，看看Q是否存储值。 用这个子电路实现一个32位的寄存器。
1.8 练习（可不做）
实现一个3-8译码器。
2 FSM
2.1 基础：根据真值表设计电路
上课时，你只是看到了真值表。在这次实验中，通过Logisim，你有足够的工具来实现真值表。假定真值表如下图所示，完成以下任务。
in1 in0 0 0 1
计算机组成与设计
| | | |
out1 out0 0 1 1
1 0 1
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0 1 0
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1 1 | 0 0
1、 从上面的真值表中推导出out1和out0的规范的SOP布尔表达式。
2、 根据布尔代数中的公式简化布尔表达式（看讲义或者google来复习这部分内容）。得到最
简式后，你可以检查一下该等式是否满足众所周知的那些门的模式。
3、 在Logisim的主电路图中实现该最简式。可以随意使用你之前设计的那些子电路。务必使
用“Text”
工具来注记你的输入输出。选择“Text”
工具工具，在电路图上单击，工具来选中文本对象，编辑位
并输入文本即可。如果输错了，你可以通过\于属性电路浏览器下侧的属性列表中的“Text”属性。
2.2 看电路，分析功能
下面的FSM电路，假设初始状态Register 1 =1； register 2=0 ? 理解下面fsm的功能，绘出波形图（参考ppt） ? 写出前5个周期两个寄存器的值
2.3 看功能，分析电路（分析伯克利实验八的第一个实验的电路,
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可不做）
Consider the design of a finite state machine (FSM) with two 1-bit inputs (clk and CE), and one 2-bit output (X). clk is the clock signal and CE is the \enable\output cycles through the pattern 00, 01, 10 11, 00, moving from one output value to the next on each positive edge of clk. If CE = 0 the output value remains unchanged.
Note that FSM has no reset input signal. You can assume that it starts up in any legal state.
Sketch the state transition diagram that represents the behavior of this FSM in the style of the lecture notes.
考虑设计一个FSM，有2个1位的输入（clk和CE），还有一个2位的输出（X）。clk是时钟信号，CE是“计数使能”信号。当CE=1的时候，FSM的行为就是一个二进制计数器，它的输出一直就是按照00,01,10,11,00状态进行变化，在每个上升沿时钟将状态转换到下一状态。当CE=0的时候，输出值不变。 注意FSM没有复位信号，你可以以任何合法的状态开始。
根据上面描述，绘制状态转移图分析FSM，并考虑一下实现的问题（只考虑，不实现）。
2.4 伯克利实验十的Part (A): Advanced Logisim的Exercise
A.1: Storing State(可以不做)
以下是网络上下载的A.1
Let's implement the circuit you worked on in Lab 8. The difference between this circuit and the circuits you've built for lab so far is that you need some registers. The following will show you how to add registers to your circuit. 我们现在开始考虑实现2.1和2.2中的那个FSM，这2个电路和我们以前实现的电路最大的区别在于现在我们需要用到寄存器。（即现在的电路不再是单纯的组合逻辑电路）。下面的提示可以告诉你如何在自己的电路中使用软件内置的寄存器。
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1. Create a new subcircuit (Project->Add Circuit). Name this new subcircuit, Fib8. 创建一个新的
子电路，假设名字叫fib8
2. Load in the Arithmetic Library (Go to Project->Load Library->Built in Library and select
\
When you load a library, the circuit browser at left will have a new \菜单“Project”->“Load Library”->“Built In Library”，选择“Arithmetic”，这个库包含一些基本的算术操作电路。当你load一个库的时候，左边的电路列表就会显示出一个“Arithmetic”文件夹。其他的你自己试试看？
3. Select the adder subcircuit from the \
subcircuit选择\中的一个加法器子电路.，将它放在Fib8电路中
4. Load in the Memory Library (Go to Project->Load Library->Built in Library and select \
This library contains memory elements used to keep state in a circuit. A new \will appear in the circuit browser. 按照上面类似的方法加载“Memory”库，这个库包含一些存储电路。加载成功后，你在左边列表中会看到“Memory”文件夹。
5. Select the register from the \
is an image diagraming the parts of a register. 从“Memory”库中选择寄存器，增加两个寄存器到我们的子电路中来。寄存器应该是下面这个样子。注意reset和时钟很近，别弄混了。
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6. Connect a clock to your register. You can find the clock circuit element in the \
circuit browser. 为寄存器连接上时钟。时钟电路在“base”节点下寻找，你懂的。
7. Connect the two registers and adder together based on the diagram in Lab 8. 两个寄存器和加
法器连接起来，实现2.1和2.2的电路。
You may notice that when you connect the adder to a register, you will get a \to connect two pins together with different bit widths. If you click on one the adder with the \tool, you will notice that in the box below circuit browser will have a field called \field controls the number of bits the the adder will add. Change this field to 8 and the \In general, the box below the circuit browser will list the properties of a given circuit element. Other circuit elements will have other properties.
你可能已经注意到当你连接加法器到寄存器的时候，可能遇到“Incompatible widths”错误（请回顾试验1的1.1的）。在logisim软件中，连线两端的带宽必须是相同的??
8. Add three output pins to your circuit so that you may monitor what comes out of the adder and
both registers. Thus, by the end, your circuit should look like as follows: 增加三个输出到你的电路，检测加法器和寄存器的值。最后，你的电路可能做成如下这个样子（这是2.2的电路）
Now lets see if you built your circuit correctly. 好，我们现在可以测试一下你的电路是否正确。如果正确，你也可以来实现以下2.2的FSM的电路。
电路有了时钟后，大家是不是不知道如何测试了呢？下面这段步骤，是告诉你如何使用你的子电路，并用软件功能模拟时钟，来检测电路实现的，大家自己看看。
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