EDA技术与VHDL
第1章概述
第2章PLD硬件特性与编程技术
第3章VHDL基础
1. 实体的概念？程序<-->元件图 2. 结构体的概念？程序<-->逻辑电路
3. P42页图3-2对应的逻辑表达式是什么？为什么能够实现2选1多路选择器？
4. 2选1多路选择器的3种实现方法？
真值表<-->逻辑表达式<-->逻辑电路图<-->程序？ 5. P44页图3-3/mux21a功能时序波形的理解？
6. 标识符能用关键词起名，也能用EDA工具库中预定义的元件名起名？
7．综合的作用或意义？
8. 可综合的端口模式分别是？数据的流动方向和方式？ 9. INOUT、BUFFER的区别？ 10．什么是RTL?
11．什么是VHDL的RTL描述？
12．在VHDL中，所有合法的顺序描述语句都必须放在进程语句中？ 13．通常要求将进程中所有的输入信号都放在敏感信号表中？ 14．试叙述进程的?启动-运行?过程？
15．在一个结构体中只能包含一个进程语句结构？ 16．所有进程语句都是并行语句？
17．任一进程PROCESS内部语句结构属于顺序语句？ 18．VHDL代码文件的后缀扩展名是？ 19．建议程序文件名与该程序的实体名一致？ 20．文件名区分大小写吗？
21．P48页例3-6，D触发器工作原理？
22．STD_LOGIC数据类型定义的数据有几个？分别是什么？什么含义？综合器支持哪几个数据？ 23．关键词?EVENT?的作用？
24．假设clock的数据类型是BIT，试解释为什么?clock’ EVENT AND clock=’1’ ”表达式是用来对clock的上升沿进行检测？ 25．结合P48例3-6说明，为什么不完整条件语句是构建时序电路的关键？
26．检测时钟信号上升沿的不同表述方法？(4)
27．半加器：真值表<-->逻辑表达式<-->逻辑电路图<-->程序？ 28．全加器电路图？ 29．双横线?--?？
30．元件例化语句的表达式？例化名和元件名如何理解？PORT MAP（）端口映射语句中的?端口名=>连接端口名?，端口名和连接端口名的区分？
31．试用两种方法设计4位二进制加法计数器？（1：BUFFER；2：
SIGNAL）
32．设计异步复位同步使能十进制加法计数器？（流程图） 33．?OTHERS=>X?中?OTHERS?的作用？ 34．异步、同步的概念？
35．设计同步并行预臵功能的8位右移移位寄存器？
P66例3-22（流程图）
36．为什么该移位寄存器是算数右移移位寄存器？（SRA） 37．数据对象的种类？
38．常数定义的格式？常数定义的设计单元？常数的可视性？常数如果分别在程序包、结构体和进程中定义，哪一个的使用范围广？ 39．变量的特点（4）？变量定义的格式？ 40．信号的使用和定义范围？
41．符号?<=?两边的数值总是一致的？ 判断题：
1）信号可以在进程中定义？变量可以在结构体中定义？ 2）信号和常数都可以在实体、结构体和程序包中定义？ 3）常数和变量都可以在进程和子程序中定义？ 4）信号可以在函数和过程中定义？ 5）变量可以在程序包中定义？
6）变量赋值需要延时？变量、信号、常量都可以列入进程的敏感表？ 7）实体的端口可以列入进程的敏感表？
8）信号赋值延时（不指定）需要多长时间？指定延时的格式是？指
定延时综合器支持吗？
9）实体的端口可以看作一种定义数据流向的隐性信号？ 10）信号可以看作实体内部的没有定义数据流向的端口？ 42．在进程和结构体的并行语句结构中，信号赋值的区别？ 43．变量和信号在赋值上的异同点？表3-1（行为特性）
44．结合例3-25和例3-26说明信号与变量在延时特性上的差别？（3） 45．变量和信号的赋值都需要一个δ延时？
46. 在进程中，所有赋值语句，包括变量赋值，都必须在一个δ延时中完成？
47．在进程中的所有信号赋值是?假?顺序?真?并行？
48. 如在进程中存在对同一信号多次赋值，使信号值发生更新的是第一个赋值源？
49. 结合例3-28和例3-29说明顺序语句中信号与变量之间的差别？ 50. 结合图3-20说明例3-30的工作原理？ 51. IF语句的4种结构？
52. 非完整性条件语句<-->时序电路，完整性条件语句<-->组合电路 53. 8线-3线优先编码器的设计？
54. PROCESS结构中的顺序语句及其顺序执行过程只是相对于计算机
中的软件行为仿真的模拟过程而言？ 55. PROCESS语句结构如何执行？
56. 多数VHDL综合器要求敏感信号表必须列出本进程中所有输入信
号名？
57. PROCESS语句结构的特点？ 58. PROCESS为一有限循环语句？
59. PROCESS中的顺序语句具有明显的顺序/并行运行双重性？ 60. 软件语言中每一条语句的执行是按CPU的机器周期的节拍顺序
执行？每一条语句执行的时间是确定的？
61. 在PROCESS中，一个执行状态的运行周期，即从PROCESS的启动
执行到遇到END PROCESS为止所花的时间与任何外部因素都无关（从综合结果来看），甚至与PROCESS语法结构中的顺序语句的多少都没有关系，其执行时间从行为仿真的角度看（如果没有设臵任何显式的惯性或传输延时），只有一个VHDL模拟器的最小分辨时间，即一个δ时间；但从综合和硬件运行的角度看，其执行时间是0；与信号的传输延时无关，与被执行的语句的实现时间也无关，即在同一PROCESS中，10条语句和1000条语句的执行时间是一样的，显然，从效果上看，PROCESS中的顺序语句具有并行执行的性质。
62. 任何一条信号的并行赋值语句都是一个简化的进程语句，其输入
表达式中的各信号都是此进程语句的敏感信号？ 63. 信号是多个进程间的通信线？
64. 一个进程中只允许描述对应于一个时钟信号的同步时序逻辑？
推荐只放臵一个含有时钟边沿检测语句的条件语句？
65. 在三态控制电路设计中，如何实现三态门禁止输出？注意：’Z’
大写。