CSENA15A14A13CBAQ0Q1Q2Q3Q4Q5Q6Q774LS138CSA0~A12ABRDWR4ABRDDWR3CSABRDDWR2CSABRDDWR1CSD8K*1位存储芯片数据总线D
（3）4K*1位存储芯片地址长度为12，16KB存储器需要（4组*8片=32片）4K*1位存储芯片故总共需要14根地址总线，地址译码为：
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 1 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 第一组 0000H~ 地址范围 0FFFH 第二组 共需4组4K*1位存储地址范围 第三组 芯片 红色为片选 地址范围 1000H~ 1FFFH 2000H~ 2FFFH 第四组 3000H~ 地址范围 3FFFH 其连线图如下：图有误：应该每组8片，每片数据线为1根 方案一：
CSA15A14A13A12ENCBAQ0Q1Q2Q3Q4Q5Q6Q774LS138CSA0~A11ABRDWR4ABRDDWR3CSABRDDWR2CSABRDDWR1CSD4K*1位存储芯片数据总线D方案二：
CSQ0Q1Q2Q3Q4Q5Q6Q7A12A12A0~A11CS4DCS3DCS2DCS1D74LS138ENA15A14A13CBAABRDWRABRDWRABRDWRABRDWR8K*1位存储芯片数据总线D
5.13试为某8位计算机系统设计一个具有8KB ROM和40KB RAM的存储器。要求ROM用EPROM芯片2732组成，从0000H地址开始；RAM用SRAM芯片6264组成，从4000H地址开始。
查阅资料可知，2732容量为4K×8(字选线12根)，6264容量为8K×8(字选线13根)，因此本系统中所需芯片数目及各芯片地址范围应如下表所示：
0000H~ 0FFFH 1000H~ 1FFFH A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 第一片 共需2片2732构成系地址范围 统ROM 第二片 红色为片选 地址范围 第一片 4000H~ 地址范围 5FFFH 第二片 6000H~ 地址范围 7FFFH 共需5片6264构成系第三片 8000H~ 统RAM 地址范围 9FFFH 红色为片选 第四片 0A000H~ 地址范围 0BFFFH 第五片 0C000H~ 1 1 0 地址范围 0DFFFFH 1 1 0
硬件连线方式之一如下图所示：
CS 38 6 A15 A14 A13 A12 A0-A11 RD WR D0-D7 AB CS AB CS EN 译 C 2 码B 1 A 器 0 ?? 未用 ?? A0-A12 RD WR AB CS AB CS 2732 1 WR D0-7 2732 2 WR D0-7 6264 RD 1 WR D0-7 ?? 6264 RD 5 WR D0-7
说明：
①8位微机系统地址线一般为16位。采用全译码方式时，系统的A0～A12直接与6264的13根地址线相连，系统的A0～A11直接与2732的12根地址线相连。片选信号由74LS138译码器产生，系统的A15～A13作为译码器的输入。
②各芯片的数据总线（D0~D7）直接与系统的数据总线相连。 ③各芯片的控制信号线（RD、WR）直接与系统的控制信号线相连。
5.14试根据下图EPROM的接口特性，设计一个EPROM写入编程电路，并给出控制软件的流程。（不作要求）
+5VD0~D7O0~O7A0~A7A0~A13CEPGMVCCVPPGND
高位地址译码编程控制信号RD+12VOE
EPROM写入编程电路设计如下图所示：
D0~D7+5VO0~O7A0~A7A0~A13CEPGMVCCVPPGND+12V控制模块高位地址译码编程控制信号RDOE
控制软件流程： （1） 上电复位；
（2） OE信号为电平”1”无效（写模式），PGM信号为电平”0”有效（编程控制模式），
软件进入编程状态，对EPROM存储器进行写入编程操作；
（3） 高位地址译码信号CE为电平”0” 有效，对存储器对应0000H~3FFFH地址的数
据依次进行写入操作。
（4） 高位地址译码信号CE为电平”0”有效，OE信号为电平”0”有效（读模式），对
存储器对应0000H~3FFFH地址的数据依次进行读操作。
（5） 把写入的数据与读入的数据进行比较，以验证写入的正确性。
5.15试完成下面的RAM系统扩充图。假设系统已占用0000~ 27FFH段内存地址空间，并拟将后面的连续地址空间分配给该扩充RAM。
A15 A14 A13 A12 A11
系统 A10
译码器输出 /Q0 /Q1 /Q2 /Q3 /Q4 /Q5 00 A15~A14 A13 0 0 0 0 1 1 A12 0 0 1 1 0 A11 0 1 0 1 0 A10~A0 地址空间 0000H~07FFH 0800H~0FFFH 1000H~17FFH 1800H~1FFFH 2000H~27FFH 2800H~2BFFH 2C00H~2FFFH 0000000000~11111111111 0 1 0 0000000001 ~1111111111 /Q6 /Q7 1 1 1 1 0 1
下面方案的问题：
1． 地址不连续，驱动设计可能会比较麻烦； 2． 地址重复，浪费系统地址空间；
3． 不容易理解，实际上使用可能会有问题；
5.16某计算机系统的存储器地址空间为A8000H~CFFFFH，数据总线位宽为16bit，若采用单片容量为16K*1位的SRAM芯片， （1）系统存储容量为多少？
（2）组成该存储系统共需该类芯片多少个？ （3）整个系统应分为多少个芯片组？
（1）该计算机系统的存储器地址空间为A8000H~CFFFFH，系统存储容量为：
(D0000H-A8000H)?8bit=28000H*8bit=160KB
（2）单片容量为16K*1为的SRAM芯片的存储容量为16Kbit=2KB 组成该存储系统共需该类芯片160KB/2KB=80个
（3）系统的数据位宽为16bit，则每组芯片组需要16个单片容量为16K*1为的SRAM
芯片所有整个系统应分为80/16=5个芯片组。
5.17 由一个具有8个存储体的低位多体交叉存储体中，如果处理器的访存地址为以下八进制值。求该存储器比单体存储器的平均访问速度提高多少（忽略初启时的延时）？
（1）10018，10028，10038，…，11008 （2）10028，10048，10068，…，12008 （3）10038，10068，10118，…，13008
此处题目有误，10018应为
10018，依次类推
低位多体交叉存储体包含8个存储体，故处理器每次可同时访问相邻8个地址的数据
（1）访存地址为相邻地址，故存储器比单体存储器的平均访问速度提高8倍； （2）访存地址为间隔2个地址，故存储器比单体存储器的平均访问速度提高4倍； （3）访存地址为间隔3个地址，但访存地址转换为十进制数为3、6、9、12、15、18、21、24、27，分别除8的余数为3、6、1、4、7、2、5、0、3，相当于访问体3，体6，体1，体4，体7，体2，体0,8个存储体访问可以交叉进行，故存储器比单体存储器的平均访问速度提高8倍