Quartus II开发环境简介
一. Quartus II概述
Quartus II是Altera提供的FPGA/CPLD开发集成环境，Altera是世界最大可编程逻
辑器件供应商之一。Quartus II在21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境MAX+plus II的更新换代产品，其界面友好，使用便捷。在Quartus II上可以完成设计输入、HDL综合、布线布局（适配）、仿真和下载和硬件测试等流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。
Altera的Quartus II 提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（SOPC）设计的综合性环境和SOPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成综合环境。Quartus II设计工具完全支持VHDL、Verylog的设计流程，其内部嵌有VHDL、Verilog逻辑综合器。Quartus II也可以利用第三方的综合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接调用这些工具。同样，Quartus II具备仿真功能，同时也支持第三方的仿真工具，如ModelSim。此外，Quartus II与MATLAB和DSP Builder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。
Quartus II包括模块化的编译器。编译器包括的功能模块有分析/综合器（Analysis & Synthesis）、适配器（Filter）、装配器（Assembler）、时序分析器（Timing Analyzer）、设计辅助模块（Design Assistant）、EDA网表文件生成器（EDA Netlist Writer）和编辑数据接口（Complier Database Interface）等。可以通过选择Start Complication来运行所有的编译器模块，也可以通过选择Start单独运行各个模块。还可以通过选择Complier Tool（Tools 菜单），在Complier Tool 窗口中运行该模块来启动编辑器模块。在Complier Tool 窗口中，可以打开该模块的设置文件或报告文件，或打开其他相关窗口。
此外，Quartus II还包含许多十分有用的LPM（Library of Parameterized Modules）模块，它们是复杂或高级系统构建的重要组成部分，在SOPC设计中被大量使用，也可在Quartus II普通设计文件一起使用。Altera提供的LPM函数均基于Altera器件的结构做了优化设计。在许多实用情况中，必须使用宏功能模块才可以使用一些Altera特定器件的硬件功能。例如各类片上存储器、DSP模块、LVDS驱动器、PLL以及SERDES和DDIO电路模块等。
图1-1中所示的上排是Quartus II编译设计主控界面，它显示了Quartus II自动设计的各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编程文件汇编（装配）、时序参数提取以及编程下载几个步骤。在图1-1下排的流程框图，是与上面的Quartus II设计流程相对照的标准的EDA开发流程。
Quartus II编译器支持的硬件描述语言有VHDL（支持VHDL’87及VHDL’97标准）、Verilog HDL及AHDL（Altera HDL），AHDL是Altera公司自己设计、制定的硬件描述语言，是一种以结构描述方式为主硬件描述语言，只有企业标准。
Quartus II允许来自第三方的EDIF文件输入，并提供了很多EDA软件的接口，Quartus II支持层次化设计，可以在一个新的编辑输入环境中对使用不同输入设计方式完成的模块（元件）进行调用，从而解决了原理图与HDL混合输入设计问题。在设计输入之后，Quartus II的编译器将给出设计输入的错误报告。Quartus II 拥有良好的设计输入定位器，用于确定文本或图形设计中的错误。对于使用HDL的设计，可以使用Quartus II带有的RTL Viewer观察综合后的RTL图。在进行编译后，可对设计进行时序仿真。在作仿真前，需要利用波形编辑器编辑一个波形激励文件，用于仿真验证时的激励。编译和仿真经检测无误后，便可以将下载信息通过Quartus II提供的编程器下载入目标器
件中了。
图1-1 Quartus II设计流程
二．康芯实验箱简介
GW48系列SOPC/EDA实验开发系统现在有三种型号，分别是GW48-CK、GK、PK2，
其中GW48－PK2是最新产品。该系统的实验电路结构是可控的，即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因而，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在主控器的控制下，电路结构将发生变化——重配置。这种“多任务重配置”设计方案的目的有3个：1、适应更多的实验与开发项目；2、适应更多的PLD公司的器件；3、适应更多的不同封装的FPGA和CPLD器件。
本实验室为GW48－PK2开发系统，它包含GW48-GK系统全部配置和功能，并增加40P单片机接口实验模块、0.5Hz-100MHz标准时钟源，和128X64点阵LCD液晶显示屏，含液晶显示驱动电路、接口控制电路、负压发生器件和显示缓冲RAM等，可以十分方便地显示信号波形、瞬态信号、汉字、图象、表达式、各种字母符号、数字等等。特别适合于需要大信息量显示的EDA或SOC实验、现代计算机组成原理实验、基于EDA的DSP实验、基于SOPC的嵌入式系统实验及各类IP核的验证等等；也适合于基于EDA的创新实验开发。
三.使用步骤
1. 双击打开桌面上的QuartusII图标。
2. 新建一个工程, 注意顶层设计实体名必须与顶层文件名一致. 即点击File，选择New Project Wizard，如下图：
3. 点击以后弹出对话框如下图：
创建新的工程，请注意，选择工程目录的时候一定要选择E:\\EDA\\quartus\\eda1,(第二次实验就是eda2),如果没有这个目录请到E盘新建文件夹。项目名称要填写比较有意义的名称，而且是英文的，不能以数字开头，可以有下划线出现，如adder_8,表示8位加法器。顶层设计实体名也自动跟上面的一样。后面新建的Verilog 文件中的module名就要跟这个一样。也是adder_8，保存的时候也是adder_8.v
图1-3 新建一个工程
填好后点击Next 弹出下图对话框，点击“是”。
2. 选择目标芯片类型.
再点击next，就会要求选择目标芯片，我们实验箱这个芯片是Family下拉框中最上面一个，如下图。康芯实验箱(GW48-PK2)是EP1K30TC144-3目标芯片,其它选项采用默认设置。
图1-4 选择目标芯片类型
3.新建一个Verilog文档，如图1-5.
图1-5 新建一个Verilog文档
4. 编辑文档.
注意模块名必须与项目名一致.当文档编辑完成后，先进行保存，然后才能进行编译。
图1-6 编辑文档
5.对编辑好的文档进行完全编译，如图1-7.
图1-7 完全编译