设计系统对产生的错误是否敏感。
2． 异步FIFO或DPRAM
因为异步FIFO或DPRAM使用格雷码计数器设计读写地址的指针，所以它可以很
好地避免亚稳态的发生。使用方法如下，将上级芯片提供的数据随路时钟作为写信号，将数据写入异步FIFO或DPRAM，然后使用本级的采样时钟将数据读出即可。唯一需要注意的是，当两级时钟频率不同时，需要设计好缓冲区，并通过监控full、half、empty、useword信号，保证数据不会溢出，也不会被读空。
3． 调整时钟相位
这种方法的设计难度较大，而且适用面有限。首先需对跨时钟域数据的路径进行详
细的静态时序分析，然后将违反setup 时间和hold 时间的情况一一列出，在不影响其它设计性能的前提下，综合考虑调整两级时钟的相位关系，最终使其setup 时间和hold 时间满足要求。