13、IC的分类；
（1）根据集成电路中有源器件的结构类型和工艺技术可以将集成电路分为三类：双极、MOS和双极-MOS混合型即BiMOS集成电路 （2）按集成电路规模分类：
集成度：每块集成电路芯片中包含的元器件数目。 小规模集成电路(Small Scale IC，SSI) 中规模集成电路(Medium Scale IC，MSI) 大规模集成电路(Large Scale IC，LSI) 超大规模集成电路(Very Large Scale IC，VLSI) 特大规模集成电路(Ultra Large Scale IC，ULSI) 巨大规模集成电路(Gigantic Scale IC，GSI） （3）按电路功能分类 数字集成电路(Digital IC) 模拟集成电路(Analog IC)
数模混合集成电路(Digital-Analog IC)
14、什么叫软核、硬核和固核；
(1)软IP内核通常是以某种HDL文本的形式提交给用户，它已经过行为级设计优化和功能验证，但其中不含任何具体的物理信息。据此，用户可以综合出正确的门电路级网表，并可以进行后续结构设计，具有较大的灵活性，可以很容易地借助于EDA综合工具将其与其他外部逻辑电路结合成一体，根据各种不同的半导体工艺，将其设计成具
有不同性能的器件。软IP核又称为虚拟器件。
（2）硬IP内核是基于某种半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经经过工艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件，是可以拿来用的全套技术。
（3）固IP内核的设计深度介于软IP内核和硬IP内核之间，除了完成硬IP内核所有的设计外，还完成门电路级综合和时序仿真等设计环节，一般以门电路级网表形式提交用户使用。
15、如何消除异步时钟进行数据交换时的“亚稳态”；
答：所谓的 “亚稳态” 就是介于低电平0和高电平1之间不稳定的状态，或是经过振荡到达1或0的稳态。在异步电路中（FF 的Tsu、Th不能保证）很容易出现亚稳态，造成电路状态错误，在电路设计时要特别处理。尽量设计成同步时序电路，如果一个电路中包含了多个时钟，在设计师将具有多个时钟的模块独立出来，而其他每个模块只有一个时钟。无法避免时，将具有多个时钟的模块独立出来，在时钟的模块中，用一个时钟同步另外一个时钟域中的信号（进行时钟同步）。
①如果一个被同步信号的宽度大于同步时钟的周期，可以采用下图所示的同步电路。
asy_inclkDQq1DQq2DFF1DFF2② 如果被同步的信号脉冲宽度小于用于同步的时钟时，可采用三个触发器的同步电路。
16、什么叫RTL级描述；
答：RTL（Register Transfer Level,寄存器传输级）
通常是指数据流建模和行为级建模的结合。
17、解释电路中的组合环； 答：
18、任务和函数有什么区别；
VCCasy_inclkDQq1DQq2DQdata_outDFF0RDFF1DFF2答： 函数 任务 1、函数能调用另一个函数，但不任务能调用另一个任务，也能调能调用一个任务 用另一个函数 2、函数总是在仿真时刻0就开始任务可以在非零仿真时刻执行 执行 3、函数一定不能包含任何延迟、任务可以包含延迟、事件或者时事件或者时序控制声明语句 序控制声明语句 4、函数至少有一个输入变量，函任务可以没有或者有多个输入数可以有多个输入变量 （input）、输出（output）和双向（inout） 5、函数只能返回一个值，函数不任务不返回任何值，任务可以通能有输出（output）或者双向过输出（output）或者双向（inout）（inout）变量
19、解释电路中关键路径； 答：
20、电路中三态门的作用；
答：三态门只有在控制信号有效地情况下才能传递数据；如果控制开关无效，则输出为高阻抗z。
变量传递多个值
21、阻塞赋值与非阻塞赋值的区别； 一、阻塞赋值
①阻塞赋值操作符号用等号（即=）表示。赋值时先计算等号右手方向（RHS）部分的值，这时赋值语句不允许任何别的Verilog语句干扰，直到现行的赋值完成时刻，即把RHS赋值给LHS的时刻， 它才允许别的赋值语句的执行。一般可综合的赋值操作在RHS不能设定有延迟。
②非阻塞赋值操作符用小于等于号（即<=）表示。在赋值操作时刻开始时计算非阻塞符号的RHS表达式，赋值结束时更新LHS。在计算非阻塞赋值的RHS表达式和更新LHS期间，其他的Verilog语句，包括包括其他的Verilog非阻塞赋值语句都能同时计算RHS表达式和更新LHS。
22、叙述begin end与fork join的区别；
答：fork 和join内的语句并发执行，语句执行的顺序是有各自语句中的延迟或是事件控制决定的，且是相对于语句开始执行的时刻而言的。 begin和end内的语句是按顺序执行的除了带有内嵌延迟控制的非阻塞赋值语句；若语句包括延迟或事件控制，那么延迟总是相对于前面那条语句执行完成的仿真时间的。
23、FPGA与CPLD的区别。