面向多相机接入的TMS320C6678图像处理系统硬件说明
4. 系统电源供给
本章描述IISC-6678芯片板卡的电源设计方案。 包含以下内容： 4.1 各模块功耗 4.2 电源分配 4.3 上电时序
4.1 各模块功耗
在本小节中电源估算的值是在本设计中使用到的最大功耗值。这样做以便于支持IISC-6678的早期硅样品，此样品一般比最终设计产品功耗要大。 最大化电源供给被计算：
? FPGA-0.65W
? DSP的散热风扇-1.2W(+5Vdc/0.24A) ? 时钟发生器或时钟源-3.3W ? DSP-14.9w(满载) 1、核心供给13W 2、外设供给 1.9W
? DDR3-2.63W 5片SDRAM支持DSP的64位ECC纠错码 ? Misc-0.33W
? SGMII(串行媒体接口)-1.14W
表4.1 IISC-6678板卡电源的分配表
Device Input Net Name 5V DSPA_CVDD VCC1V0 1V8 VCC1V5 VCC1V5 VCC0V75 1V8 1V8 3V3CLK 2V5 VCC1V2 Voltage 5V 1.0V 1.8V 1.5V 1.5V 0.75V 1.8V 1.8V 3.3V 2.5V 1.2V Description Power Input for IISC-6678 Board DSP Fixed Core Power DSP I/O Power DSP DDR3 and SERDES Power DDR3 RAM Power DDR3 RAM Termination Power NAND Flash Power SPI NOR Flash Power Clock Gen Power PHY Analog and I/O Power PHY Core Power 0.9V~1.05V DSP Core Power TMS320C6678 DDR3 Memory NAND Flash NOR Flash(SPI) ICS8543 88E1111 面向多相机接入的TMS320C6678图像处理系统硬件说明
VCC1V2 FPGA VCC1V8 1.2V 1.8V FPGA Core Power FPGA I/O Power for 3.3V bank FPGA I/O Power for 1.8V bank VCC3V3_FPGA 3.3V 4.2 电源分配
IISC-6678电源分配如图4.1所示。
图4.1 IISC-6678板卡电源分配示意图
每个稳压器的单端控制能够被提供去灵活地调节上电时序。所有的电源供给方案都要满足周边环境温度的变化，温度范围是0度到45度。
通过使用双路数字控制器耦合场效应晶体管驱动芯片，TMS320C6678核电压能够被供给。其他的DSP供给电压能够被TI的独立的快速反应电源供给。TMS320C6678支持VID接口来控制“Smart-Reflex”核电压控制调节技术，具体请参考TMS320C6678数据手册和其他相关文档。
图4.1中IISC-6678板卡上同时包含了线性电源和开关电源，线性电源用于节省小负载的空间，而开关电源应用于大负载的情况。
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4.3 电源上电时序
图4.2 IISC-6678板卡上电时序图
表4.2 IISC-6678板卡上电时序说明表 Step Power rails 1 +3V3 Timing Description When the 5V power is supplied Auto to the IISC-6678 Board, the 3.3V supply will turn on. Turn on 2.5V、 1.8Vand1.2V, after 3.3V stable for 10mS. FPGA outputs to the DSP will be locked (held at ground). 5mS 5mS 5mS 5mS 5mS Enable the CVDD, after 2V5 1V8 VCC1V2 are stable for 5mS. Turn on VCC1V0, after CVDD stable for 5mS. Turn on VCC1V8 after VCC1V0 stable for 5mS. Turn on VCC1V5 afterVCC1V8 stable for 5mS. Turn on VCC0V75 after VCC1V5 stable for 5mS. +2V5 2 +1V8 10mS VCC1V2 3 4 5 6 7 DSPA_CVDD (DSP AVS core power) VCC1V0 (DSP CVDD1 fixed core power) VCC1V8 (DSP IO power) VCC1V5 (DSP DDR3 power) VCC0V75 面向多相机接入的TMS320C6678图像处理系统硬件说明
5. IISC-6678板卡上FPGA 功能描述
本章包含内容： 5.1 FPGA概述 5.2 FPGA各信号描述 5.3 操作顺序 5.4 复位详解
5.1 FPGA概述
FPGA控制着板卡上的电源时序、复位、DSP的引导模式配置和时钟初始化。FPGA也提供在FMC连接器和DSP之间SRIO和基准时钟。
FPGA也支持4个供用户使用的LED和1个开关，所有FPGA的寄存器都能够被TMS320C6678访问。 IISC-6678板卡上FPGA的关键特征：
? 板卡的电源时序控制 ? 板卡的复位控制
? 板卡上时钟源的初始化和控制
? DSP上的串行外设接口可以访问FPGA的配置寄存器 ? 提供DSP引导模块配置的开关设置
? 为DSP访问时钟源配置寄存器提供影子寄存器 ? 提供在FMC和DSP之间的SRIO和基准时钟 ? 提供以太网PHY中断和复位控制接口 ? 支持复位按钮、用户开关和调试LED
5.2 FPGA各信号描述
本小节提供每个信号的细节性描述。根据相关的接口，信号被分到特定的功能组。本手册中使用‘#’或‘Z’放在信号名的后面来表示此信号低电平有效。
以下的符号被用来去描述相关的信号和对应的类型：
I O I/O PU
Input pin Output pin Bi-directional pin Internal Pull-Up
Differential Differential Pair pins
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表5.1 IISC-6678板卡FPGA 引脚功能描述
Pin Name IO Type Description DSP Boot & Device configuration: DSP Boot Mode Strap Configurations: BM_GPIO[00:15] I These switch inputs are used to drive the DSP boot mode configuration during the IISC-6678 Board power up period. DSP GPIO: In normal operation mode, these signals are not driven by the FPGA so that the DSP can use them as GPIO pins. During the IISC-6678 Board DSPA_GPIO[00:15] I/O power-on or during the RESETFULLz asserted period, the FPGA will output the BM_GPIO switch values to the DSP on these pins so the DSP can latch the boot mode configuration. DSP RESET & Interrupts Control : DSP Core Selection Bit: The default value DSPA_CORESEL[0:3] O is 0000b and Register bits define the state of these pins. DSPA_PACLKSEL: This pin is used for the DSP PASS clock selection setting. DSPA_PACLKSEL O The logic of this signal is derived from the BM_GPIO[13:11] state or configured by the FPGA registers. Latch Enable for DSP Local Reset and DSPA_LRESETNMIENZ O NMI inputs: The default value is 1b and a register bit defines the state of this pin. DSP NMI.: The default value is 1b and DSPA_NMIZ O unlocked a register bit defines the state of this pin. DSP Local Reset: The default value is 1b DSPA_LRESETZ O and a register bit defines the state of this pin.