东北林业大学课程设计
VCC_15经过由R17、C14、C15组成的阻容滤波网络后生成PVCC，此路电源用于对FPGA内部的PLL供电。AGND、GND、PGND分别是系统的模拟地、数字地以及PLL地，为减少数字地对模拟地和PLL地的干扰，电路中用0Ω电阻对它们进行了隔离。
图 3—2 电源电路
3.3 FPGA最小系统设计
3.3.1 时钟和复位电路
系统时钟采用的是48MHz的有源晶振，为了使时钟电路能够输出稳定的电压波形，必须保证供电电压的稳定，因此在时钟电路的前端添加了LC滤波电路，如图3—3所示，电阻R6的作用是抑制高次谐波和实现阻抗匹配。
图 3中的C8和R5组成了上电自动复位电路，在上电瞬间C8的充电电流会将RST拉高，从而对系统进行复位。
图 3—3 时钟和复位电路
3.3.2 FPGA电源和接地
Fusion系列FPGA内部集成了ADC模块，是一个模数混合的系统，因此需要恰当的处理芯片的电源和接地。如图3—4所示，电路中为每个电源引脚都添加了去耦电容，同时遵循了将模拟电路与数字电路分开接地的原则。
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图 3—4 FPGA的电源和接地
3.3.3 FPGA数字和模拟IO分配
FPGA拥有丰富的IO资源，在本系统中我们只用到了少数几个。如图 3所示，其中CLK和RST是时钟和复位信号，它们需要连接到芯片的全局网络上，144引脚和142引脚位于芯片东边的时钟调整电路上，可以通过多路选择逻辑连接到全局网络，符合我们的需求。SOUND_IO是语音信号输入信号，可以分配到AV0~AV5中的任意一个，在此我们使用了AV0。图3—5中的其它信号均为来自外围电路数字信号，对IO分配没有特殊要求，在此是根据PCB布线情况分配的。
图 3—5 数字和模拟IO分配
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3.3.4 JTAG下载电路
如图 3所示，JP1即为JTAG插座，JTAG下载电路非常简单，只需要将对应引脚与下载插座相连即可。Fusion芯片内部集成的电压调整器是通过电荷泵工作的，因此需要外接电容C16。图3—6中的JP3是双排插针，它左边的端口直接与FPGA相连，右边的端口则与外围电路相连，左右两边的端口可以通过跳线连接起来，这样设计的好处是容易隔离故障，方便调试。
图 3—6 JTAG下载电路
3.4 UART发送模块
UART发送模块的电路如图 3—7所示，电路中用SP3232E完成TTL电平到RS232电平的转换，由高速光耦6N137实现电气隔离。
图 3—7 UART发送模块
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3.5 FSK前置提取电路设计
FSK前置电路如图3—8所示，电感L2、L3用于滤除电话信号上高频噪声，电容C42、C44用于隔直通交，三极管Q2与其外围的电阻构成了一个共射极放大电路。由于FSK信号是在第一声振铃和第二声振铃之间进行发送的，而且振铃信号的幅值比FSK信号的幅值高出很多倍，因此需要对振铃信号进行一定程度的衰减，图3—8中的C45,R25,C43,R26构成了一个简单的阻容带通滤波器，它一方面可以有效的衰减振铃信号的幅值，另一方面还可滤除电话信号中的噪声。比较器U7用于将电路提取得到的FSK波形整形成矩形波，它的输出会被直接送入FPGA的数字I/O进行解调和解码处理。电位器W1用于调整比较器的参考电压，从而调整输出信号高电平的宽度，在干扰较大的环境下可以将比较电压调节的稍高一些，这样可以有效滤除干扰信号。
图 3—8 FSK前置摘取电路
3.6 DTMF解码电路的设计
DTMF解码的实现比较复杂，在此我们直接使用专用解码芯片MT8870来完成。如图3—9所示，BG_OUT是电话线上的信号经过整流桥反极后得到的，可直接通过隔直电容耦合到MT8870当中，在检测到有效载波后，MT8870会将解码得到的数据并行输出到Q1~Q4上，然后置高StD信号，FPGA检测到StD信号的上升沿后即可从Q1~Q4上读取到有效的数据。MT8870的工作电压为5V，而FPGA端口的工作电平为3.3V，R9、R11~R14的作用是限制当Std或Q1~Q4为高电平时灌入FPGA端口的电流，从而保护FPGA的IO不被损坏。
图 3—9 DTMF解码电路
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3.7 语音提取电路的设计
语音信号是直接在电话线上传输的，因此语音提取电路的结构非常简单，如图 3—10所示，电话信号通过整流桥反极后被送到Q3的发射极，电路中的Q3和Q4组成了一个达林顿型三极管，当CTRL为低电平电时，光耦导通，达林顿三极管饱和，语音信号被耦合到下一级电路，当CTRL为高电平时，光耦截止，达林顿三极管截止，此时电话线上信号被切断。CTRL信号由FPGA控制，只有在启动录音时，该信号才会变为低电平，空闲状态下该信号为高电平。这样做一方面可以降低系统负载对电话线的影响，另一方面可有效防止高压振铃信号损坏后级电路。
图 3—10中，D4、D5的作用是对SOUND信号进行钳位。当由于系统异常导致振铃信号在CTRL为低电平时进入时，90V的振铃信号会直接耦合到FPGA的模拟IO端口，这有可能会对系统造成致命的损坏。电路中的钳位二极管会将SOUND的电平钳在-0.7V~+5.7V之间，可有效避免因振铃信号异常进入而导致的FPGA损坏。
图 3—10 语音提取电路
3.8 摘机检测电路的设计
在挂机情况下，电话线上的电压为50V左右，在摘机情况下电压会降低到6V左右，因此用电阻分压的方式即可实现摘机和挂机的检测，如图3—11所示，电路中二极管D6和D7的作用也是进行电压钳位，从而保护后级电路。
图 3—11 摘机检测电路
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