西华大学课程设计说明书 说明书3.单元模块电路设计
3.1时钟信号发生器
主要用来产生脉冲信号。因为流水灯对频率的要求不高，只要能产生高低电平就可以了，且脉冲信号的频率可调，所以可以采用555组成多谐振荡器，其输出脉冲作为下一级的时钟信号。555定时器是一种模拟和数字功能相结合的中规模集成器件。一般用双极性工艺制作的称为555，用CMOS工艺制作的称为 7555，除单定时器外，还有对应的双定时器556/7556。555定时器的电源电压范围宽，可在5~16V工作，最大负载电流可达200mA，7555可在3~18V工作，最大负载电流可达4mA，因而其输出可与TTL、CMOS或者模拟电路电平兼容。555定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。
555定时器构成多谐振荡器，组成信号产生电路 接通电源后，VCC通过电阻R1、R2给电容C充电，充电时间常数为（R1+R2），电容上的电压vC按指数规律上升，当上升到VREF1=2VCC/3时，比较器C1输出高电平，C2输出低电平，RS=10，触发器被复位，放电管T28导通，此时v0输出低电平，电容C开始通过R2放电，放电时间常数约为R2C，vC下降，当下降到VREF2=VCC/3时，比较器C1输出低电平，C2输出高电平，RS=01，触发器被置位，放电管T28截止，v0输出高电平，电容C又开始充电，当vC上升到时VREF1=2VCC/3，触发器又开始翻转。如此周而复始，输出矩形脉冲。其电路原理图如3.1所示。
图3.1555构成的多谐振荡器
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说明书按一下运行键后，可看见输出端是出现高低电平交替，时间间隔是由电路中的电容和电阻
决定。因为课程设计的任务中要求时间间隔为一秒，因此在仿真时，电阻和电容值还需要改变。从而改变频率，将脉冲信号输出。
脉冲信号发生器是由555定时器连接而成，工作电压为+5v。图3.2所示是555的引脚排列情况，表3.1是它的引脚功能。
图3.2 555管脚图
将管脚2.6输入端连接到一起，将管脚5通过一个电容接地，将7管脚通过电阻和电容到地，在通过一个电阻接到电源上，3管脚作为脉冲的输出端。电容是0.00001F,电阻是40K，电源和端口7之间的电阻是100K，就可以实现时间间隔为一秒。
振荡周期的计算：多谐振荡器的振荡周与两个暂稳态时间有关，两个暂稳态时间分别由电容充电、放电时间决定。设电路的第一暂稳态和第二暂稳态时间分别为T1、T2，根据以上分析所得电路状态转换时VI的几个特征值，可以计算电路振荡周期的值。T1的
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说明书计算：t1作为第一暂稳态起点，t2作为第二暂稳态。T1=t2-t1,Vi(0+)=?V=0V,VI(t为
无穷大)=VDD,t=RC,根据RC电路过度过程的分析可知，当VI由0v变化到Vth所需要的时间为T1=RCln(VDD/Vdd?Vth) T2的计算：同理，t2作为第二暂稳态时间起点，有V(0+)=Vdd+?V=Vdd,V(t为无穷大)=0v t=RC,由此可以求出T2=RCln(Vdd/Vth)
所以 T=T1+T2= T1=RCln(Vdd/Vdd?Vth)+RCln(Vdd/Vth) 将Vth=Vdd/2带入上式有 T=RCln(4)=1.4RC 所以T=1.4RC=1?0.00001*R=1 所以 R=100000=100K
3.2 序列信号发生器
在数字信号的传共有74161和74LS161两种线路结构模式，其主要电特性的典型值如下：
表3.2序列信号发生器典型值
型号 CT54161/CT74161 CT54LS161/CT74LS161 Fmax 32MHZ 32MHZ PD 305mW 93mW 数字系统的测试中，有时需要用到一组特定的串行数字信号，这种数字信号称为序列信号。产生序列信号的电路称为序列信号发生器。序列发生器的构成方法有多种，比较简单、直观的方法是用计数器和数据选择器组成。可以由四位同步二进制计数器74LS161和八选一数据选择器74LS151或者双四选一的数据选择器74LS153组成。
161有超前进位功能。当计数溢出时，进位端（RCO）输出一个高电平脉冲，其宽度为QA的高电平部分。下图3.3是161对应的管脚图，3.2表是它的管脚功能表。
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图3.3 74161管脚
74161是4位二进制同步计数器（异步清零，）161为可预置的四位二进制同步计数器， 161的清除端是异步的。当清零端CLEAR为低电平时，不管时钟端CLOCK状态如何，即可完成清除功能。
161的预置是同步的。当置入控制器LOAD为低电平时，在CLOCK上升沿作用下，输入端QA-QD与数据输入端A-D相一致。对于74161，当CLOCK由 低至高跳变或跳变前，如果控制端ENP、ENT为高电平，则LOAD应避免由低至高电平的跳变，而74LS161无此种限制。
161的计数是同步的，靠CLOCK同时加在四个触发器上实现的。当ENP、ENT均为高平时，在CLOCK上升沿作用下QA-QD同时变化，从而消除了异步计数器的计数尖峰。对于54/74161，只有当CLOCK为高电平时，ENP、ENT才允许由高至低电平的跳变，而54/74LS161的ENP、ENT跳变与CLOCK无关。计数器是由触发器级联而成，下图就有几个触发器构成的计数器。
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图3.4触发器构成的计数器
下图3.4是在TINA软件中用74ALS161的计数器所实现的16进制计数器。
U2 SN7413Label1&3210SW1HLHLU1 SN74LS161CLRLOADENTENPCLKABCDRCOQAQBQCQDSW2U3
3.5 74161计数器原理图
图3.6 74161计数器的加计数仿真图
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